caseexpressionis
whenchoice => sequential_statements --quential_statements順序語句構成，語句間用；隔開。
whenchoice => sequential_statements
. . .
（whenothers=>sequential_statements) --如果有沒有被列舉的情況，用此語句統一處理。
end case;
注：1.choice 必須在expression的取值範圍內；
3.expression的每個情況只能出現一次，必須且只能選中乙個情況。
例如：pout : out std_logic_vector(7downto0) ; --定義了乙個寬度為8位的標準邏輯向量，每一位分別為pout(7),pout(6),pout(5)... ...pout(1),pout(0).
或者signal: std_logic_vector(1to4 ) --4位
其中的每一位都為std_logic型別，用於表達多通道埠或節點，或者匯流排bus。類似的資料型別還有bit_vector.
abc<=a&b 相當於 abc(1)<=a;abc(0)<=b. a,b可代表運算元或者陣列。
simplified syntax:
architecturearchitecture_nameofentity_nameis
componentcomponent_name [ is ]
generic (generic_list);
port(port_list);
end componentcomponent_name;
componentcomponent_name2 [ is ]
generic (generic_list);
port(port_list);
end componentcomponent_name2;
...
begin
port map( [被例化成元件的實體中的埠名=>]當前實體中指定的埠名，...); --"=>"為連線符號。
注：當前的設計實體相當於乙個高一層次的電路系統，而當前設計的實體中指定的介面相當於整個電路系統上的插座，而被例化的實體形成的元件相當於要插在這些插座上的晶元。
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