今天學習《arm system developer's guide: designing and optimizing system software》第9章 異常與中斷處理，總結一下：
1. 異常處理
q1. 異常和中斷嘛關係啊？
中斷時異常的一種，中斷兩種：irq, fiq。異常好多種呢？reset，data abort, fiq，irq，prefetch abort, swi, undefined 。arm標準向量表中列出了以下異常：
exception mode offset of vector table
reset svc +0x00
undefined und +0x04
swi svc +0x08
prefetch abort abt +0x0c
data abort abt +0x10
undefined - +0x14
irq/fiq irq/fiq +0x18/0x1c
通常說的異常主要來自cpu內部，abort，reset等； 中斷主要來自外設
q2. 怎麼進入異常？
兩種：改cpsr 和 發生相應異常。其中user mode 和 system mode只能通過該cpsr進入相應mode。上面的表都沒有這兩種mode。
reset handler：主要配置cpsr暫存器（關中斷），因為這時候interrupt handler還沒有初始化好；設定svc mode.
reset:
/* * set the cpu to svc32 mode
*/mrs r0, cpsr
bic r0, r0, #0x3f
orr r0, r0, #0xd3
msr cpsr, r0
q3.異常優先順序
除了簡單的reset，data abort, fiq，irq，prefetch abort, swi, undefined 依次優先順序下降外。
data abort 發生在mmu或umc指示訪問了無效的儲存器位址，或當前**沒有訪問許可權。data abort的handler裡沒有禁用fiq,在data abort的異常處理程式中，可以發生fiq，當fiq完成後，控制權交給data abort handler.
fiq 中斷處理時，禁 fiq和irq，所以所有的外部中斷都進不來。
irq ： 只有當沒有fiq 和data abort 的時候，irq才能進來，然後關irq中斷
prefech abort： 在流水線中，如果某指令的「執行」階段沒有更高優先順序的異常出現，保持fiq不變（注意是不變），禁止irq。如果fiq enable，並且發生了fiq，可以了在處prefech abort handler的時候得到響應。
2. 中斷
1)）分配中斷： 系統design哪些硬體可產生哪種中斷，可以通過硬體或軟體實現。
2) irq與fiq異常 會使處理器硬體經過以下乙個標準流程（假設中斷未被遮蔽）
a. 處理器切換到乙個特定的mode，表明產生了中斷；
b. 前乙個mode的cpsr儲存到新mode的spsr
c. pc被儲存到新的中斷mode的lr
d. 關中斷 - 更改cpsr中的irq 或者fiq和irq都禁止。中斷請求是允許還是禁止，只有在msr指令已經完成了流水線的「執行」階段後才確定，理解這一點很重要！在msr指令完成前，中斷仍可能發生或者被遮蔽。
e. 處理器跳轉到響應向量表的入口
irq mode堆疊必須在中斷使能前設定好-通常是系統初始化**中（reset），思考為什麼fiq不用呢？
r13是堆疊暫存器，要在系統初始化的時候，設定好各個異常的堆疊。
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