ASIC開發設計流程

2021-06-19 12:26:21 字數 2626 閱讀 3415

zz : 

asic開發設計流程

1. 使用語言:vhdl/verilog hdl

2. 各階段典型軟體介紹:

a) 輸入工具: summit summit 公司

b) **工具: vcs, vss synopsys 公司 

c) 綜合器: designcompile, bc compile synopsys 公司 

d) 布局佈線工具: dracula, diva cadence 公司

e) 靜態時序分析: prime time synopsys 公司

f) 測試: dft compile synopsys 公司

3. 流程第一階段:專案策劃

形成專案任務書(專案進度,週期管理等)。流程:【市場需求--調研--可行性研究--論證--決策--任務書】。

4. 第二階段:總體設計

確定設計物件和目標,進一步明確晶元功能、內外部效能要求,引數指標,論證各種可行方案,選擇最佳方式,加工廠家,工藝水準。流程:【需求分析--系統方案--系統設計--系統**】。

5. 第三階段: 詳細設計和可測性設計 

分功能確定各個模組演算法的實現結構,確定設計所需的資源按晶元的要求,速度,功耗,頻寬,增益,雜訊,負載能力,工作溫度等和時間,成本,效益要求選擇加工廠家,實現方式,(全定製,半定製,asic,fpga等);可測性設計與時序 分析可在詳細設計中一次綜合獲得,可測性設計常依據需要採用fullscan,partscan等方式,可測性設計包括帶掃瞄鏈的邏輯單元,atpg,以及邊界掃瞄電路boundscan,測試memory的bist。流程:【邏輯設計--子功能分解--詳細時序框圖--分塊邏輯**--電路設計(演算法的行為級,rtl級描述)--功能**--綜合(加時序約束和設計庫)--電路網表--網表**】。

6. 第四階段:時序驗證與版圖設計

靜態時序分析從整個電路中提取出所有時序路徑,然後通過計算訊號沿在路徑上的延遲傳播,找出違背時序約束的錯誤(主要是setuptime 和 holdtime),與激勵無關。在深亞微公尺工藝中,因為電路連線延遲大於單元延遲,通常預布局佈線反覆較多,要多次調整布局方案,對布局佈線有指導意義。

流程:【預布局佈線(sdf檔案)--網表**(帶延時檔案)--靜態時序分析--布局佈線--引數提取--sdf檔案--後**--靜態時序分析--測試向量生成】

7. 第五階段:加工與完備 

流程:【工藝設計與生產--晶元測試--晶元應用】

典型的積體電路前端設計流程(入門級) 

1. 設計輸入

1) 設計的行為或結構描述。

2) 典型文字輸入工具有ultraedit-32和editplus.exe.。

3) 典型圖形化輸入工具-mentor的renoir。

4) 我認為ultraedit-32最佳。

2. **除錯

1) 對設計輸入的檔案做**除錯,語法檢查。

2) 典型工具為debussy。

3. 前**

1) 功能**

2) 驗證邏輯模型(沒有使用時間延遲)。

3) 典型工具有mentor公司的modelsim、synopsys公司的vcs和vss、aldec公司的active、cadense公司的nc。

4) 我認為做功能**synopsys公司的vcs和vss速度最快,並且偵錯程式最好用,mentor公司的modelsim對於讀寫檔案速度最快,波形視窗比較好用。

4. 綜合

1) 把設計翻譯成原始的目標工藝

2) 最優化

3) 合適的面積要求和效能要求

4) 典型工具有mentor公司的leonardospectrum、synopsys公司的dc、synplicity公司的synplify。

5) 推薦初學者使用mentor公司的leonardospectrum,由於它在只作簡單約束綜合後的速度和面積最優,如果你對綜合工具比較了解,可以使用synplicity公司的synplify。

5. 布局和佈線 

1) 對映設計到目標工藝裡指定位置 

2) 指定的佈線資源應被使用

3) 由於pld市場目前只剩下altera,xilinx,lattice,actel,quicklogic,atmel六家公司,其中前5家為專業pld公司,並且前3家幾乎占有了90%的市場份額,而我們一般使用altera,xilinx公司的pld居多,所以典型布局和佈線的工具為altera公司的quartus ii和maxplus ii、xilinx公司的ise和foudation。

4) maxplus ii和foudation分別為altera公司和xilinx公司的第一代產品,所以布局佈線一般使用quartus ii和ise。

6. 後**

1) 時序**

2) 驗證設計一旦程式設計或配置將能在目標工藝裡工作(使用時間延遲)。

3) 所用工具同前**所用軟體。

7. 時序分析

4) 一般借助布局佈線工具自帶的時序分析工具,也可以使用synopsys公司的 primetime軟體和mentor graphics公司的tau timing analysis軟體。

8. 驗證合乎效能規範

1) 驗證合乎效能規範,如果不滿足,回到第一步。

9. 版圖設計

1) 驗證版版圖設計。

2) 在板程式設計和測試器件。

ASIC開發設計流程

asic開發設計流程 1.使用語言 vhdl verilog hdl 2.各階段典型軟體介紹 a 輸入工具 summit summit 公司 b 工具 vcs,vss synopsys 公司 c 綜合器 designcompile,bc compile synopsys 公司 d 布局佈線工具 dr...

ASIC開發設計流程

asic開發設計流程 1.使用語言 vhdl verilog hdl 2.各階段典型軟體介紹 a 輸入工具 summit summit 公司 b 工具 vcs,vss synopsys 公司 c 綜合器 designcompile,bc compile synopsys 公司 d 布局佈線工具 dr...

ASIC設計流程

asic 設計流程 專案策劃 形成專案任務書 專案進度,週期管理等 流程 市場需求 調研 可行性研究 論證 決策 任務書 系統說明及行為描述 確定設計物件和目標,進一步明確晶元功能 內外部效能要求,引數指標 論證各種可行方案,選擇最佳方式,加工廠家,工藝水準。系統說明是晶元設計到邏輯和布局的第一步。...