音響資料的採集、處理和傳輸是多**技術的重要組成部分。眾多的數字音訊系統已經進入消費市場，例如數字音訊錄音帶、數字聲音處理器。對於裝置和生產廠家來說，標準化的資訊傳輸結構可以提高系統的適應性。i2s(inter—ic sound)匯流排是飛利浦公司為數字音訊裝置之間的音訊資料傳輸而制定的一種匯流排標準，該匯流排專責於音訊裝置之間的資料傳輸，廣泛應用於各種多**系統。
i2s匯流排擁有三條資料訊號線：
對應數字音訊的每一位資料，sck都有1個脈衝。sck的頻率=2×取樣頻率×取樣位數。
用於切換左右聲道的資料。ws的頻率＝取樣頻率。
命令選擇線表明了正在被傳輸的聲道。
ws為「1」表示正在傳輸的是左聲道的資料。
ws為「0」表示正在傳輸的是右聲道的資料。
ws可以在序列時鐘的上公升沿或者下降沿發生改變，並且ws訊號不需要一定是對稱的。在從屬裝置端，ws在時鐘訊號的上公升沿發生改變。ws總是在最高位傳輸前的乙個時鐘週期發生改變，這樣可以使從屬裝置得到與被傳輸的序列資料同步的時間，並且使接收端儲存當前的命令以及為下次的命令清除空間。
用二進位制補碼表示的音訊資料。i2s格式的訊號無論有多少位有效資料，資料的最高位總是被最先傳輸(在ws變化(也就是一幀開始)後的第2個sck脈衝處)，因此最高位擁有固定的位置，而最低位的位置則是依賴於資料的有效位數。也就使得接收端與傳送端的有效位數可以不同。如果接收端能處理的有效位數少於傳送端，可以放棄資料幀中多餘的低位資料；如果接收端能處理的有效位數多於傳送端，可以自行補足剩餘的位(常補足為零)。這種同步機制使得數字音訊裝置的互連更加方便，而且不會造成資料錯位。為了保證數字音訊訊號的正確傳輸，傳送端和接收端應該採用相同的資料格式和長度。當然，對i2s格式來說資料長度可以不同。
對於系統而言，產生sck和ws的訊號端就是主裝置，用master表示，簡單系統示意圖如圖1所示：
圖1 簡單系統配置和基本介面時序
另乙個基本的介面時序圖可以參看圖2所示：
圖2 i2s典型的介面時序
在iis匯流排中，任何裝置都可以通過提供必需的時鐘訊號成為系統的主裝置置，而從屬裝置通過外部時鐘訊號來得到它的內部時鐘訊號，這就意味著必須重視主裝置和資料以及命令選擇訊號之間的傳播延遲，總的延遲主要由兩部分組成：
1.外部時鐘和從裝置的內部時鐘之間的延遲
2.內部時鐘和資料訊號以及命令選擇訊號之間的延遲
對於資料和命令訊號的輸入，外部時鐘和內部時的延遲不佔據主導的地位，它只是延長了有效的建立時間(set-up time)。延遲的主要部分是傳送端的傳輸延遲和設定接收端所需的時間。見圖3和圖4：
圖3 timing for iis transmitter
圖4 timing for iis receiver
其中：輸出電壓:
vl <0.4v
vh>2.4v
輸入電壓
vil=0.8v
vih=2.0v
注：目前使用的ttl電平標準，隨著其他ic（lsi）的流行，其他電平也會支援。
I2S音訊匯流排協議
音響資料的採集 處理和傳輸是多 技術的重要組成部分。眾多的數字音訊系統已經進入消費市場，例如數字音訊錄音帶 數字聲音處理器。對於裝置和生產廠家來說，標準化的資訊傳輸結構可以提高系統的適應性。i2s inter ic sound 匯流排是飛利浦公司為數字音訊裝置之間的音訊資料傳輸而制定的一種匯流排標準...
I2S音訊匯流排學習（四）I2S介面設計
圖1 傳送端 隨著ws訊號的改變，匯出乙個wsp脈衝訊號，進入並行移位暫存器裝入data left或data right，從而輸出資料被啟用。序列資料在時鐘下降沿移出。序列資料的預設輸入是0，因此所有位於最低位 lsb 後的資料將被設定為0。圖2 接收端 隨著第乙個ws訊號的改變，wsp在sck訊號...
I2S音訊匯流排學習（四）I2S介面設計
圖1 傳送端 隨著ws訊號的改變，匯出乙個wsp脈衝訊號，進入並行移位暫存器裝入data left或data right，從而輸出資料被啟用。序列資料在時鐘下降沿移出。序列資料的預設輸入是0，因此所有位於最低位 lsb 後的資料將被設定為0。圖2 接收端 隨著第乙個ws訊號的改變，wsp在sck訊號...