之前一陣子用vivado嘗試建立乙個fpga工程，使用zedboard，在建立過程中遇到時序問題，在此簡單的介紹一下，有待完善
時序不滿足要求，綜合不能通過，時序約束問題主要包含以下四個方面：
1.約束不完整；2.約束路徑長；3.邏輯深；4.不正確的過約束；
時序約束需要注意的是跨時鐘域約束，在vivado或是ise中預設認為時鐘都是相關的，會導致不合理的時序約束。對於跨時鐘域的處理是資料需要使用fifo進行緩衝。
vivado中在implemented design下的report clock interaction 選項中檢視時鐘關係圖，如下圖
圖中是乙個簡單的hdmi的demo的時序圖，圖中對各種顏色的色塊都有描述，分別表示不同的時序約束路徑，若是存在紅色的色塊，則表明那條時序約束路徑不正確，需要重新進行時序約束，如果確定該路徑是不需要的約束，可以做set false path處理，處理完所有約束後，儲存寫入時序約束資訊到xdc檔案中，重新綜合。
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