FPGA 六 跨時鐘區域

2021-08-19 17:47:19 字數 639 閱讀 2321

1、跨時鐘區域易產生亞穩態

跨時鐘域的訊號傳播:

跨時鐘域資料傳輸時由於相位延遲產生亞穩態:

2、亞穩態的解決辦法:

2.1、相位控制:

若乙個時鐘是另乙個時鐘由pll(鎖相環)或者是dll(延遲鎖相環)所產生的,則可以通過相位匹配來消除時序衝突。

2.2、雙跳技術

時鐘2區域採用兩個觸發器進行同步,使亞穩態訊號到達乙個穩定的狀態。此方法適用於單位元的訊號的同步。

2.3、fifo技術

主要用於多位元訊號的同步,fifo的尺寸要大於突發資料量的尺寸,時鐘2區域讀取完之後,會給時鐘1傳送寫入訊號。同理,時鐘1區域寫入成功之後,會給時鐘2傳送乙個寫入完成訊號。

FPGA跨時鐘域處理方法FIFO

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FPGA單位元訊號跨時鐘域處理

詳細的原理解釋 單位元訊號跨時鐘域問題詳解 輸入 singal in,來自10mhz慢速時鐘域的單位元訊號 輸出 singal out,輸出100mhz快速時鐘域的單位元訊號 10mhz 100ns 100mhz 10ns 因為慢速時鐘域的最簡訊號長度為1個時鐘時鐘週期即 100ns,大於快速時鐘域...

FPGA跨時鐘域導致資料更新失敗

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