System Verilog與功能驗證 2 2

2021-08-21 07:06:46 字數 494 閱讀 1666

過程語句種類:

賦值語句,條件選擇語句,迴圈語句,跳轉語句,子程式呼叫,事件控制

阻塞賦值語句:=

非阻塞賦值語句:<=

自加/自減賦值:++,--

過程連續賦值語句:assign,deassign,force,release

1.條件選擇語句

(1) if...else

(2) case,ca***,casez

ca***:條件表示式中的x不參與比較;casez:條件表示式中的z不參與比較

2.迴圈語句

(1)for迴圈

(2)while迴圈

(3)do...while迴圈

(4)repeat迴圈

(5)forever迴圈

(6)foreach迴圈

3.跳轉語句

(1)break  跳出迴圈體,終止迴圈

(2)continue  跳轉至本層迴圈底部,進行下次迴圈

(3)return 

uvm 與 system verilog的理解

數字晶元和fpga的驗證。主要是其中的功能 和時序 驗證中通常要搭建乙個完整的測試平台和寫所需要測試用例。而verilog這種硬體描述語言是出於可綜合成電路的目的設計出來的,所以它在書寫測試平台和測試用例是不夠方便的 測試平台和用例不需要綜合成電路 而sv正是由於它不需要滿足可綜合性,所以它變得非常...

system Verilog 跳轉操作

在verilog中,使用disable宣告來從執行流程中的某一點跳轉到另一點。特別地,disable宣告使執行流程跳轉到標註名字的宣告組末尾,或者乙個任務的末尾。verilog中的disable命令用法有很多,下面是乙個簡單的例子,解釋了disable的作用範圍 1 find first bit s...

System Verilog任務 函式

在system verilog中,begin end是可選的 task mytask1 output logic x,input logic y endtask還可以使用ref型別的引數對變數進行引用,類似於c中的指標,但ref不允許進行陣列引數的傳遞 還可以使用預設引數 增加了return語句 方...