同步電路：儲存電路狀態的轉換是在同一時鐘脈衝源的同一邊沿下同步動作的，同步時序電路的儲存電路一般用觸發器實現，所有觸發器的時鐘輸入端應接在同乙個時鐘脈衝源上，而且他們的時鐘脈衝觸發沿也都應一致。
非同步電路：電路中觸發器的時鐘輸入端沒有連線在統一的時鐘脈衝上，或電路中沒有時鐘脈衝（如sr鎖存器構成的時序電路），從而電路中個儲存單元的狀態更新不是同時發生的。
在現代高速時序電路設計中，一般盡量採用moore型時序電路結構，以利於後續高速電路的同步。
同步時序邏輯電路的特點：各觸發器的時鐘端全部連線在一起，並接在系統時鐘端，只有當時鐘脈衝到來時，電路的狀態才能改變。改變後的狀態將一直保持到下乙個時鐘脈衝的到來，此時無論外部輸入 x 有無變化，狀態表中的每個狀態都是穩定的。
非同步時序邏輯電路的特點：電路中除可以使用帶時鐘的觸發器外，還可以使用不帶時鐘的觸發器和延遲元件作為儲存元件，電路中沒有統一的時鐘，電路狀態的改變由外部輸入的變化直接引起。
暫存器是數字系統中用來儲存二進位制資料的邏輯器件。儲存n位二進位制資料的暫存器需要用n個觸發器組成。
鎖存器屬於電平敏感電路，而暫存器是脈衝邊沿敏感電路。它們的應用場合不同，主要取決於控制訊號與資料訊號之間的定時關係，以及控制儲存資料的方式。
亞穩態是指觸發器無法在某個規定的時間段內到達乙個可以確認的狀態，乙個觸發器一旦進入亞穩態狀態，則無法**觸發器的輸出電平，也無法**什麼時候可以穩定在某個確定的電平上，此時觸發器的輸出端q在較長時間內處於振盪狀態，不等於輸入端d。
亞穩態出現的主要原因是因為觸發器無法滿足setup time或者hold time。
使用兩級觸發器來使非同步電路同步化的電路其實叫做「一位同步器」，他只能用來對一位非同步訊號進行同步。
兩級觸發器可防止亞穩態傳播的原理：假設第一級觸發器的輸入不滿足其建立保持時間，它在第乙個脈衝沿到來後輸出的資料就為亞穩態，那麼在下乙個脈衝沿到來之前，其輸出的亞穩態資料在一段恢復時間後必須穩定下來，而且穩定的資料必須滿足第二級觸發器的建立時間，如果都滿足了，在下乙個脈衝沿到來時，第二級觸發器將不會出現亞穩態，因為其輸入端的資料滿足其建立保持時間。
同步器有效的條件：第一級觸發器進入亞穩態後的恢復時間+第二級觸發器的建立時間< =時鐘週期。
更確切地說，輸入脈衝寬度必須大於同步時鐘週期與第一級觸發器所需的保持時間之和。最保險的脈衝寬度是兩倍同步時鐘週期。所以，這樣的同步電路對於從較慢的時鐘域來的非同步訊號進入較快的時鐘域比較有效，對於進入乙個較慢的時鐘域，則沒有作用。
亞穩態是指觸發器無法在某個規定時間段內達到乙個可確認的狀態。當乙個觸發器進入亞穩態時，既無法**該單元的輸出電平，也無法**何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，並且這種無用的輸出電平可以沿訊號通道上的各個觸發器級聯式傳播下去。
查詢表（look-up-table）簡稱為lut，lut本質上就是乙個ram。目前fpga中多使用4輸入的lut，所以每乙個lut可以看成乙個有 4位位址線的16x1的ram。當使用者通過原理圖或hdl語言描述了乙個邏輯電路以後，cpld/fpga開發軟體會自動計算邏輯電路的所有可能的結果，並把結果事先寫入ram,這樣，每輸入乙個訊號進行邏輯運算就等於輸入乙個位址進行查表，找出位址對應的內容，然後輸出即可。
不同的時鐘域之間訊號通訊時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發器的亞穩態訊號對下級邏輯造成影響。
訊號跨時鐘域同步：
fpga基礎知識誤點
不可以，因為一般你的always塊是上公升沿觸發的，在乙個上公升沿中捕捉另乙個上公升沿，是不太現實的。你可以給他來個快取賦值，通過判斷此刻的值和上乙個時鐘時的值是否不同，來實現判定某個變數變化的目的。可以做乙個出來，a last a if a a last 就是上公升沿了 二，狀態機，當把狀態迴圈在...
FPGA架構和應用基礎知識
fpga代表現場可程式設計門陣列，它是一種半導體邏輯晶元，可程式設計成幾乎任何型別的系統或數位電路，類似於pld。pld僅限於數百個門，但fpga支援數千個門。fpga架構的配置通常使用語言來指定，即hdl 硬體描述語言 其類似於用於asic 專用積體電路 的語言。與固定功能asic技術 如標準單元...
FPGA 基礎知識（一） 復位操作
目錄 一 復位 概述 1.1 什麼是復位 1.2 復位的目的 1.3 復位的分類 二 高復位 or 低復位 三 幾種實現方法 3.1 同步 非同步復位 3.1.1 同步復位 3.1.2 非同步復位 3.2 異 同步復位優缺點 3.2.1 同步復位的優點 3.2.2 同步復位的缺點 3.2.3 非同步...