//單個計數器
module counter(clk,cin,cout,num,rst_n);
input clk;//時鐘
input cin;//待測量訊號
input rst_n;//復位鍵
output reg cout=0;//進製
output reg [3:0] num=0;//輸出要顯示數字,bcd碼
always@(posedge cin or posedge clk or negedge rst_n)
if(!rst_n) num=0;
else if(clk) num=0;//乙個週期內，有半個週期clk==0,故用0.5hz,週期2s,半週期1s
else if(num==9)begin
num<=0;cout<=1;
endelse begin
num<=num+1;cout<=0;
endendmodule
//6位十進位制計數器
module counter_fre(clk_2,cin,cout,data,rst_n);
input clk_2;//時鐘2hz
input cin;//待測訊號
input rst_n;//復位鍵
output reg cout;//溢位判斷
output reg [23:0] data;//6位數字,bcd碼
wire out;
wire [23:0] num;
wire cout_1,cout_2,cout_3,cout_4,cout_5;
counter(.clk(clk_2),.cin(cin),.cout(cout_1),.num(num[3:0]),.rst_n(rst_n));
counter(.clk(clk_2),.cin(cout_1),.cout(cout_2),.num(num[7:4]),.rst_n(rst_n));
counter(.clk(clk_2),.cin(cout_2),.cout(cout_3),.num(num[11:8]),.rst_n(rst_n));
counter(.clk(clk_2),.cin(cout_3),.cout(cout_4),.num(num[15:12]),.rst_n(rst_n));
counter(.clk(clk_2),.cin(cout_4),.cout(cout_5),.num(num[19:16]),.rst_n(rst_n));
counter(.clk(clk_2),.cin(cout_5),.cout(out),.num(num[23:20]),.rst_n(rst_n));
always@(posedge clk_2 or negedge rst_n)begin
if(!rst_n) data<=0;
else
data<=num;
endalways@(posedge clk_2 or negedge rst_n)begin
cout=out;
end
endmodule
基於5221碼的同步十進位制加法計數器
1 首先進行邏輯抽象。計數器的工作特點是在時鐘訊號作用下自動地依次從乙個狀態轉為下乙個狀態，所以它沒有輸入邏輯變數，只有進製輸出訊號。因此，計數器是屬於穆爾型的一種簡單時序電路。取進製符號為輸出邏輯變數c，同時規定有進製輸出時c 1，無進製輸出時c 0。十進位制計數器應當有是10個計數狀態，分別用 ...
verilog實現計數器
在閘門時間內對clk脈衝個數進行計數 module cnt clk,gate,cntout input clk input gate output 19 0 cntout reg 19 0 cnt,cntout reg gatebuf always posedge clk begin gatebuf...
二進位制計數器，環形計數器，Johnson計數器
二進位制計數器 n位的2進製計數器，可以表示2 n個狀態 相鄰的兩組資料會出現兩位或兩位以上不一樣 環形計數器 右移 n位的環形計數器，可以表示n個狀態 舉例 4位的獨熱碼環形計數器的資料表示 0001 0010 0100 1000 0001 相鄰的兩組資料會有兩位不一樣 johnson計數器 右移...