已知某傳輸流的包長為168位元組，其資料格式如下:
0x47包頭，0x00，0x00，id，資料
其中0x47為包頭訊號，id為一位元組的資料，取值範圍為0x00到0xff，資料為有效負載負載，負載中不會出現0x47需要把流中的id對映成新的值，對映表有外部上位機實時設定ram實現。
模組介面如下:
module id_map(
input rst_i,//復位訊號
input clk_i,//資料時鐘訊號
input [7:0] dat_i,//輸入資料訊號
input vld_i,//輸入資料有效訊號
//對映表
input cpu_clk_i,//主控時鐘訊號
input [7:0] cpu_dat_i,//主控的ram寫
input [7:0] cpu_addr_i,//主控的ram寫位址訊號
input cpu_wr_i,//主控的ram寫使能
//輸出
output dat_o,//對映後的資料訊號
output hdr_o,//對映後的資料報頭訊號
output vld_o//對映後的有效訊號
);
module
ram(
input wrclock,//ram寫時鐘
input [7
:0] wraddress,//ram寫位址
input wr_en,//ram寫使能
input [7
:0] data,//ram寫資料
input rdclock,//ram讀時鐘
input [7
:0] rdaddress,//ram讀位址
input ed_en,//ram讀使能
output [7
:0] q,//ram讀資料
);
1. 搞清楚模組的設計思路，說明上位機設定ram表的資料格式。
2. 完成verilog或者vhdl**。
3. 簡述該模組由上位機實時設定對映表可能帶來的問題，如何處理？
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