現在進入正題，已3、5、7分頻為例，實則為同一原理。
占空比為50%的3分頻：如果將每乙個clk拆分為高、低兩部份的話，記為a，那麼3個clk就有6個a。顯然，占空比為50%，需要3個a。將3作為分母，【n分頻就把n作為分母】那麼現在我們還需要知道分子是多少，為什麼要提出這種分子與分母的結構呢，稍後你就會恍然大悟。針對於50%採用必然是，乙個上公升沿取樣，另乙個則為下降沿取樣。為此，3/2 = 1.5個a，其中2表示高低電平，取整結果為1個a。所謂三分頻變為1+2的形式，簡單解釋一下1+2的含義，1個clk的高電平，2個clk的低電平。關於下降沿取樣的訊號同樣採用1+2的形式。上公升沿取樣和下降沿取樣進行or操作，結果如下所示：
同理可知：5分頻50%的占空比，5個clk包含5*2 = 10個a，分母 = 5，分子 = [5/2] = 2 。上公升沿取樣採用2 + 3，下降沿採用 2+ 3，兩者錯開半個clk，最後進行or操作。
同理可知：7分頻50%的占空比，7個clk包含7*2 = 14個a，分母 = 7 ，分子 = [7/2] = 3 。上公升沿取樣採用3 + 4 ，下降沿採用 3 + 4，兩者錯開半個clk，最後進行or操作。
總結：n分頻50%占空比，分母 = n ，分子 = [n/2] ，上公升沿取樣採用[n/2] +（ n - [n/2] ），下降沿採用 [n/2] +（ n - [n/2]），最後進行or操作。
Verilog 奇數分頻與偶數分頻及占空比
分頻器設計 1.簡單的二分頻 module half clk reset,clk in,clk out input clk in,reset output clk out reg clk out always posedge clk in begin if reset clk out 0 else ...
verilog奇數分頻，三分頻例項
目的 輸入乙個時鐘訊號，輸出占空比為50 的三分頻。首先得到乙個占空比為1 3的分頻時鐘，然後將輸入訊號取反，得到乙個移相180度的占空比為1 3的分頻時鐘，將兩個時鐘相或得到目的時鐘。verilog module divider 3 input clk,clock input rst n,asyn...
FPGA奇數分頻
前注 設計中盡量還是要避免使用自己計數分頻得到的時鐘，去使用廠家自帶的分頻ip 如vivado中的clock wizard 偶數分頻比較簡單，這裡略過。對於不要求占空比為50 的奇數分頻，也比較簡單，直接模n計數，期間進行兩次翻轉就可以了。這裡重點介紹要求占空比為50 的奇數分頻。步驟 1.在時鐘上...