管腳定義
非同步復位reset同步使能en同步清零clr計數器最大值狀態指示max_tick當前數值
`timescale 1ns / 1ps
module mod_m_counter
#(parameter m=10 // mod 10 by default)(
input wire clk,
input wire reset,//非同步復位訊號
input wire clr,//同步清零
input wire en,
output wire max_tick,
output wire [3:0] q
);// signal declaration
localparam n = 4;
reg [n-1:0] r_reg;
wire [n-1:0] r_next;
// clk
always @(posedge clk, posedge reset) begin
if (reset) begin
r_reg <= 0;
endelse begin
r_reg <= r_next;
endend
// next-state logic
assign r_next =
(clr || ((r_reg == (m-1)) && en) )? 4'b0 :
((en)? (r_reg+1) : r_reg);
// output logic
assign q = r_reg;
assign max_tick = (r_reg == (m-1))? 1'b1:1'b0;
endmodule
fpga protoyping by verilog examples, pong p. chu, 英文版, 第95頁, 程式清單4.11
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