SDRAM 類高速器件佈線規則

2021-09-08 07:45:45 字數 1450 閱讀 6803

乙個優秀的layout,一塊好的板子,並不是隨便佈線連同就可以實現電路要求的,凡事都得謹慎,此處別處摘要,講述sdram類高速器件佈線規則:

如果你沒有訊號完整性的知識和對傳輸線的認識,恐怕你很難看懂,如果你看不懂,那麼請按這樣乙個通用的基本法則做:

(1)ddr和主控晶元盡量靠近

(2)高速約束中設定所有訊號、時鐘線等長(最多允許50mils的冗餘),所有訊號、時鐘線長度不超過1000mils

(3)盡量0過孔,元件層下面一定要有乙個接地良好的地層,所有走線不能跨過地的分割槽,即從元件層透視地層看不到與訊號線交叉的地層分割線。

這樣的話200m的ddr基本上是沒有太大問題。其它的一些3w 20h法則就能做到盡量做到吧

的路徑。由於是差分時鐘訊號,在走線前應預先設計好線寬線距,計算好差分阻抗,再按照這種約束來進行佈線。所有的ddr差分時鐘訊號都必須在關鍵平面上走線,盡量避免層到層的轉換。線寬和差分間距需要參考ddr控制器的實施細則,訊號線的單線阻抗應控制在50~60 ω,差分阻抗控制在100~120 ω。時鐘訊號到其他訊號應保持在20 mil*以上的距離來防止對其他訊號的干擾。蛇形走線的間距不應小於20 mil串聯終端電阻rs值在15~33ω,可選的併聯終端電阻rt值在25~68 ω,具體設定的阻值還是應該依據訊號完整性**的結果。

資料訊號組:以地平面為參考,給訊號迴路提供完整的地平面。特徵阻抗控制在50~60 ω。線寬要求參考實施細則。與其他非ddr訊號間距至少隔離20 mil。長度匹配按位元組通道為單位進行設定,每位元組通道內資料訊號dq、資料選通dqs和資料遮蔽訊號dm長度差應控制在±25 mil內(非常重要),不同位元組通道的訊號長度差應控制在1 000 mil內。與相匹配的dm和dqs串聯匹配電阻rs值為0~33ω,併聯匹配終端電阻rt值為25~68ω。如果使用電阻排的方式匹配,則資料電阻排內不應有其他ddr訊號。

位址和命令訊號組:保持完整的地和電源平面。特徵阻抗控制在50~60 ω。訊號線寬參考具體設計實施細則。訊號組與其他非ddr訊號間距至少保持在20 mil以上。組內訊號應該與ddr時鐘線長度匹配,差距至少控制在25 mil內。串聯匹配電阻rs值為o~33 ω,併聯匹配電阻rt值應該在25~68 ω。本組內的訊號不要和資料訊號組在同乙個電阻排內。

控制訊號組:控制訊號組的訊號最少,只有時鐘使能和片選兩種訊號。仍需要有乙個完整的地平面和電源平面作參考。串聯匹配電阻rs值為o~33 ω,併聯匹配終端電阻rt值為25~68 ω。為了防止串擾,本組內訊號同樣也不能和資料訊號在同乙個電阻排內。

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