MT7686晶元資料手冊

mt7686_datasheet

mediatek mt7686d是一種高度整合的晶元組，包括乙個應用處理器、乙個低功耗的1x11n單波段wi-fi子系統和乙個電源管理單元(ppu)。

mt7686基於arm cortex-m4，帶有浮點微控制器單元(mcu)，包括4mb psram和4mb快閃儲存器。mt7686還支援介面，包括uart、i2c、spi、i2s、pwm、sdio和adc

wi-fi子系統包括802.11b/g/n無線電、基帶和mac，以滿足低功耗和高吞吐量的應用需求。它還包含32位risc cpu，可以完全解除安裝應用處理器

mt7686系統框圖

功能概述

主處理器子系統

arm® cortex®-m4 with fpu

帶有fpu的cortex-m4是一種低功耗處理器，具有**流水線的哈佛體系結構.它減少了引腳數和低功耗，提供極高的效能效率和低的中斷延遲，非常適合嵌入式微控制器產品。

處理器包括：

• 符合ieee 754標準的單精度浮點計算單元(fpu)

• 一種實現低延遲中斷處理的巢狀向量中斷控制器(nvic)

• 擴充套件斷點增強系統除錯

• 可選記憶體保護單元(mpu)，以確保平台的安全魯棒性

cortex-m4執行具有32位結構的拇指-2指令集，具有8位和16位微控制器的高**密度。該指令集與cortex-m3/m0完全向後相容。

高速緩衝控制器

在cpu通過片上匯流排訪問非零等待狀態儲存器(如emi、外部快閃儲存器或引導rom)時，實現了可配置的32 kb快取以提高**提取效能。

核心快取記憶體是包含在外部儲存器中的可快取記憶體的資料的一小部分的副本的小的儲存器塊。如果cpu讀取可快取的資料，則資料將被複製到核心快取中。ncecpu再次請求相同的資料，它可以直接從核心快取（稱為快取命中）獲得，而不是再次從外部儲存器中取出來實現零等待狀態延遲

可以禁用快取記憶體，並將此記憶體塊轉換為緊耦合儲存器(tcm)，這是一種用於正常資料儲存的高速儲存器。可以將tcm和cache的大小設定為四種配置：

• 32kb cache, 64kb tcm

• 16kb cache, 80kb tcm

• 8kb cache, 88kb tcm

• 0kb cache, 96kb tcm

記憶體管理

實現了三種型別的記憶體以供使用：

1)在cpu時鐘速度為零等待狀態下，最高可達96 kb的片上儲存器(sram)。

2)嵌入式快閃儲存器32 mbit儲存程式和資料。

3)32 mbit的嵌入式偽sram(psram)用於應用程式儲存。

sram由tcms和l1快取組成。l1快取記憶體(高達32 kb)被實現以提高長延遲儲存器(flash和psram)的處理器訪問效能。

tcms是為高速、低延遲和低功耗的應用而設計的。每一種中醫都有其自身的權力狀態，即活動狀態、保留狀態或權力下降狀態。必須處於正常閱讀和活動狀態。寫入訪問保留狀態儲存sram內容，並消耗無訪問的最小洩漏電流。掉電會丟失內容並消耗幾乎零的功率。

tcms還可以被其他內部ahb主機訪問，如dma或多**子系統，用於低功耗應用。這些應用程式可以在tcm上執行而不給psram或快閃儲存器供電以節省更多的功率

引導rom也是為處理器引導實現的，其內容是不可改變的。

資料參考：