太極之道(45662410) 下午 9:57:30
你那個絕不是不是單純posedge過程描述的
石小罡(1106256891) 下午 9:57:36 對
石小罡(1106256891) 下午 9:58:01
習慣性還是寫全else
數字前端學生(2065604636) 下午 9:59:31
數字前端學生(2065604636) 下午 9:59:37
我這樣寫的
太極之道(45662410) 下午 9:59:41
先搞清楚為什麼會有鎖存，必須是電平敏感且不完整分支
李工(715713994) 下午 10:02:59
@太極之道精闢
hello(1054853510) 下午 10:05:04
我只用<=，=容易錯
李工(715713994) 下午 10:05:50
對，這也是規矩。
太極之道(45662410) 下午 10:06:04
好多用了verilog好久的一些基礎語法還不清楚，上次碰見一哥們，他認為所有語句都是並行的
batman下午 10:06:07
我看夏老師的書上寫的，如果不需要鎖存，就不要加else
太極之道(45662410) 下午 10:06:17
=在組合邏輯裡還是很好用的
batman下午 10:06:45
=這個非阻塞的？
太極之道(45662410) 下午 10:06:55
阻塞 李工(715713994) 下午 10:07:16
assign 之類的必須用=，
gan(1009757565) 下午 10:07:16
把verilog當成程式語言寫了
batman下午 10:07:21
ota860(1146900463) 下午 10:07:24
阻塞和非阻塞是語法糖吧
gan(1009757565) 下午 10:07:45
阻塞可以認為認為是接在一根線上。
李工(715713994) 下午 10:07:51
大家理解都很深刻，不錯哈
gan(1009757565) 下午 10:07:53
我是這麼認為的。
ota860(1146900463) 下午 10:07:59
想序列老老實實狀態機走起肯定不出問題
太極之道(45662410) 下午 10:08:24
最主要還是硬體思維
[email protected]下午 10:08:35
穿行我都是用狀態機，雖然慢點
hello(1054853510) 下午 10:09:39
一段式麵條狀態雞，寫起來熟練的一批
李工(715713994) 下午 10:09:50
非阻塞用來兩種場合：**時候隨時間序列執行。純邏輯組合電路的表達(現在很多都盡量用複雜的assign來替代這種純組合電路描述)
batman下午 10:10:31
用assign 感覺清晰許多
gan(1009757565) 下午 10:10:38
一段式吼哇。
batman下午 10:10:42
=總是和c搞混
ota860(1146900463) 下午 10:11:09
assign直覺上是一堆導線串起來
旭日東昇(2372696853) 下午 10:11:15
做個萬用表不錯
batman下午 10:11:17 對
旭日東昇(2372696853) 下午 10:11:20
我也想自己做個玩玩
gan(1009757565) 下午 10:11:22
@ota860
沒錯就是這樣。
gan(1009757565) 下午 10:11:35
@ota860
assign要考慮延遲麼？
ota860(1146900463) 下午 10:11:52
怎麼都得考慮延遲吧
ota860(1146900463) 下午 10:12:23
流水線頻率就指望縮最大延遲了
李工(715713994) 下午 10:12:57
物理傳輸的延遲是絕對的，但是一般說的延遲是週期的延遲，即節拍的拖延。
李工(715713994) 下午 10:13:21
比方說延遲多少個時鐘週期。
太極之道(45662410) 下午 10:13:29
來來來，那些說posedge不完整有鎖存的來看下
太極之道(45662410) 下午 10:13:31
gan(1009757565) 下午 10:14:58
話說xilinx到底比altera好在哪些地方呢？
太極之道(45662410) 下午 10:15:01
一度我也想寫本書，寫了幾萬字，閒置了。。。
李工(715713994) 下午 10:15:25
@太極之道
發布出來分享下
gan(1009757565) 下午 10:15:28
寫書是個苦活。
ota860(1146900463) 下午 10:15:28
組合邏輯和觸發器分開寫無比清晰，就是囉嗦
gan(1009757565) 下午 10:15:45
何賓那種翻譯的除外
太極之道(45662410) 下午 10:16:03
是啊，搞工程的大多沒時間寫書
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