關於verilog中的signed型別

在數位電路中，出於應用的需要，我們可以使用無符號數，即包括0及整數的集合；也可以使用有符號數，即包括0和正負數的集合。在更加複雜的系統中，也許這兩種型別的數，我們都會用到。

有符號數通常以2的補碼形式來表示。圖1列出了4位二進位制表示法所對應正負數。進一步觀察，我們發現兩種型別數的加減法是一樣的，做加法和減法就是 在數輪上按正時鐘轉轉或按反時鐘轉。比方說，1001+0100，意味著從1001按照順時鐘方向移動4個位置，其結果為1101。在無符號數型別中，它 代表（+9）+（+4）=+13；而在有符號數型別中，它則代表（-7）+（+4）=-3。從數輪上看，若是加法所得的結果溢位了，那麼也就是穿越了數輪 的臨界點。注意這個臨界點對於無符號數和有符號數來說，是不一樣的：無符號數，是介於1111和0000之間；有符號數，則是介於0111和1000之 間。

物理加減法的行為正好和數輪的移動類似。只要所有的運運算元和結果具有相同的位寬，那麼有符號數或無符號數的形式就可用於相同的電路。比方說，設a、b和sum都是8位訊號，表示式

無論這些訊號被轉譯成有符號數或無符號數，它都會引用相同的硬體且使用相同的二進位制表示法。這種現象在其他算術運算中也是正確的（但是它不可用於非算術運算中，比方說有理數運算或溢位標誌位的生成）。

圖1 4位二進位制數輪

此外，當運運算元或其結果的位寬不同時，我們需要區分它究竟使用哪一種符號型別。因為不同的符號型別需要不同的擴充套件位。對於無符號數，前置乙個0，即 所謂的零擴充套件位；對於有符號數來說，需要前置n個所謂的符號擴充套件位。比方說4位二進位制表示的-5為1011；當其擴充套件成8位時，應該變為 1111_1011，而不是0000_1011。

舉個例子，設a和sum為8位訊號，b為4位訊號即b3b2b1b0。表示式

需要將b擴充套件為8位。如果是無符號數形式，那麼b擴充套件為0000_b3b2b1b0；如果是有符號數形式，那麼b擴充套件為 b3b3b3b3_b3b2b1b0。上述表示式所引用的硬體包括位寬擴充套件電路和加法器。因為對於有符號數和無符號數來說，擴充套件電路是不同的；所以上面那 個表示式，對應有符號數和無符號數形式，要使用不同的硬體實現。

2 verilog-1995中的有符號數

在verilog-1995中，只有integer資料型別被轉移成有符號數，而reg和wire資料型別則被轉移成無符號數。由於integer 型別有固定的32位寬，因此它不太靈活。我們通常使用手動加上擴充套件位來實現有符號數運算。下面的**片段將描述有符號數和無符號數的運算：

02reg[3:0] c,

03reg[7:0] sum1, sum2, sum3, sum4;

04. . .

05

06sum1 = a + b;

07// automatica 0 extension

08sum2 = a + c;

09// manual 0 extension

10sum3 = a + , c};

11// manual sign extension

12sum4 = a + , c};

在第一條語句中，a、b和sum1有相同的位寬，因此無論是轉譯成有符號數還是無符號數，它都將引用相同的加法器電路。

在第二條語句中，c的位寬僅為4，在加法運算中，它的位寬會被調整。因為reg型別被作為無符號數看待，所以c的前面會被自動置入0擴充套件位。

在第三條語句中，我們給c手動前置4個0，以實現和第二個表示式一樣的效果。

在第四條語句中，我們需要把變數轉譯成有符號數。為了實現所需的行為，c必須擴充套件符號位到8位。沒有其他的辦法，只好手動擴充套件。在**中，我們重複複製c的最高位4次（4）來建立具有擴充套件符號位的8位數。

3 verilog-2001中的有符號數

在verilog-2001中，有符號形式也被擴充套件到reg和wire資料型別中。哈哈，新加乙個關鍵字，signed，可以按照下面的方式定義：

使用有符號資料型別， 第2節所述**可以被改寫為：

2regsigned [3:0] c;

3regsigned [7:0] sum1, sum4;

4. . .

5

6sum1 = a + b;

7// automatic sign extension

8sum4 = a + c;

第一條語句將引用乙個常規的加法器，因為a、b和sum1具有相同的位寬。

第二條語句，所有的右手邊變數都具有signed資料型別，c被自動擴充套件符號位到8位。因此，無需再手動新增符號位。

在小型的數字系統中，我們通常可以選用有符號數或者無符號數。然而，在一些大型的系統中，會包括不同形式的子系統。verilog是一種弱型別語 言，無符合變數和有符號變數可以在同一表示式中混用。根據verilof的標準，只有當所有右手邊的變數具有signed資料型別屬性的時候，擴充套件符號位 才被執行。否則，所有的變數都只擴充套件0。考慮下面的**片段：

2regsigned [3:0] b;

3reg[3:0] c;

4. . .

5sum = a + b + c;

由於c不具有signed資料型別屬性，因此右手邊的變數b和c的擴充套件位為0。

verilog有兩個系統函式，$signed和$unsigned()，用以將括號內的表示式轉換為signed和unsigned資料型別。比方說，我們可以轉換c的資料型別，

現在，右手邊的所有變數都具有signed資料型別屬性，因此b和c將擴充套件符號位。

在複雜的表示式中，混用signed和unsigned資料型別將引入一些微妙的錯誤，因此應當避免混用。如果真的很有必要，那麼表示式需要保持簡單，同時通用轉換函式，以確保資料型別的一致性。

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