fpga中的case語句

2021-10-02 15:50:39 字數 1139 閱讀 2980

case語句模型

module ex_case(

input wire rst_n,

input wire sclk,

output reg o_dv,

output reg [7:0] o_data,

input wire [9:0] i_data,

input wire [7:0] i_addr

);reg [2:0] cnt_7;

// 不通功能的暫存器分開always塊來寫,這樣**的可維護性強,可持續性強。

always @(posedge sclk or negedge rst_n) begin

if (rst_n == 1'b0) begin

cnt_7 <= 3'd0;

endelse begin

cnt_7 <= cnt_7 + 3'd1;

endend// 時序邏輯

// case相當於是乙個選擇器

always @(posedge sclk or negedge rst_n)

if (rst_n == 1'b0) begin

o_data <= 8'd0;

o_dv <= 1'b0;

end

else begin

case(cnt_7) //cnt_7 相當於乙個查詢表位址

3'd0:begin

o_data <= 3'd7; //當cnt_7等於3'd0執行詞條語句

o_dv <= 1'b1;

end

3'd1:begin

o_data <= 3'd0;

o_dv <= 1'b0;

end

3'd2:begin

o_data <= 3'd5;

o_dv <= 1'b1;

end

default: begin

o_data <= 3'd0;

o_dv <= 1'b0;

end

endcase

endendmodule

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