Verilog HDL 命名的規則研究

2021-10-02 23:10:25 字數 912 閱讀 7642

verilog命名規範參考資料

這些名稱我們稱之為識別符號,識別符號的命名規則不再強調,與c語言類似,字母、數字、下劃線(_)和美元符號($),開頭只能是字母或者下劃線。

模組例項的名稱

通常情況下,可能會多次使用模組的例項,命名的時候通常類似於:

ff0,ff1,ff2,ff3,ff4……

各種資料型別的名稱

沒什麼好說的,見名知義,符合命名規範即可

就目前的知識結構來說,我對於範圍的理解是這樣的

先舉乙個例子,對於如下層次結構

識別符號的層次名為:

sti.n1sti.n2

其實就最後兩個看起來比較特別,並且是令人費解的,按理說不應該是

不應該是這樣才對嘛?為什麼沒有m1?

先不要慌,我們先來解釋一下,為什麼要使用層次命名,意義何在?

層次命名是為了在訪問設計中的某個識別符號的時候,能夠唯一地識別這個識別符號

對於具備全域性屬性的識別符號——模組和模組例項的名稱來說,顯然不是使用層次名的原因。

對於具備區域性屬性,可以在不同子模組中重複命名的識別符號——變數或者訊號的名稱來說,在全域性設計中,它不具備唯一性,因此訪問的時候可能會出現問題,所以引入了層次名的概念,以便於能夠在全域性設計的任意位置中,能夠唯一地訪問這些識別符號。 所以

這兩個層次名的原因也就得到了解釋,因為n1,n2在全域性中是唯一的

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