1.將需要封裝的模組設定為頂層模組
2.更改綜合配置
more options -mode out_of_context
flatten_hierachy full
3.綜合，完成後開啟綜合
4.2017.4以前版本輸入以下xx為模組名稱
輸入 write_verilog -mode port f:/fpga/xx.v
2018.1以後
輸入 write_verilog -mode synth_stub f:/fpga/abc_stub.v
5.生成edf檔案
不帶ip
write_edif f:/fpga/abc.edf
帶ipwrite_edif -security_mode all f:/fpga/abc.edf
6.將頂層例化檔案和edf檔案新增到新的工程即可。
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