FPGA學習筆記 Verilog語言的模組化設計

在進行模組化設計中，對於複雜的數字系統，我們一般採用自頂向下的設計方式。可以把系統劃分成幾個功能模組，每個功能模組再劃分成下一層的子模組；每個模組的設計對應乙個module，乙個module設計成乙個verilog程式檔案。因此，對乙個系統的頂層模組，我們採用結構化的設計，即頂層模組分別呼叫了各個功能模組。

一、以下以靜態數碼管顯示實驗為例簡單介紹。

1、底層模組1（計時模組）

module time_count

( input clk;
input rst_n;
output reg flag;);
//parameter define 
parameter max_num =
25000000
;//計數器最大值..
.endmodule

module reg_led_static

( input clk;
input rst_n;
input addr_flag;
output reg [5:
0] sel;
output reg [5:
0] sel_led;);
...endmodule

module seg_led_static_top

( input sys_clk;
input sys_rst_n;
output sel;
output sel_led;);
//parameter difine
parameter max_show =
25'd25000000;
wire addr_flag;
//*****main code****
//計時器模組例化
time_count #(
.max_num (max_show)
)u_time_count
(.clk (sys_clk)
,.rst_n (sys_rst_n)
,.flag (addr_flag));
//數碼管顯示模組例化
reg_led_static u_reg_led_static
(.clk (sys_clk)
,.rst (sys_rst_n)
,.addr_flag (addr_flag)
,.sel (sel)
,.sel_led (sel_led)
);

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