目錄
一、基本語法
二、總結
作為常用的硬體描述語言之一，verilog的語法非常豐富，但常用的語法卻並不多，下面我們來介紹一下比較常用的語法。
基本詞法約定：
數字的表達方式：《位寬》《進製》《數值》如8『b10000000表示8位二進位制數10000000.
verilog中的四種狀態：
0 代表邏輯0或者「假」
1 代表邏輯1或者「真」
x/x 代表不定值、未知值
z/z 代表高阻值
常用的基本資料型別：
賦值語句：
阻塞賦值與非阻塞賦值總結：在描述組合邏輯的always
塊中使用阻塞賦值。在描述時序邏輯的always
塊中用非阻塞賦值。鎖存器電路建模時，用非阻塞賦值。在同一always
塊中建立時序和組合邏輯電路時，用非阻塞賦值。在同乙個always
塊不允許既用非阻塞賦值，又用阻塞賦值。不允許在乙個以上的always
塊中為同乙個變數賦值。
結構說明語句：
條件語句：
當有滿足條件後有多個語句要執行，可以用begin end語句塊。
其實verilog和c語言還是很像的，很多語法和c語言的類似，比如條件語句和一些運算子。但和c語言的本質差別在於verilog為硬體描述語言，語言設計的初衷是用來描述硬體電路的，所以verilog的語法需要綜合成電路，所以雖然verilog中也有一些迴圈語句比如for和while，但是合格的verilog語言掌握者應該避免使用不可綜合的for的等語句（儘管for語句再滿足一些條件下可以綜合，但仍不建議把其歸為可綜合語句）。要想學好verilog就要摒棄原來的軟體設計思維，要時刻想著硬體電路的實現，這樣才能更好的掌握硬體描述語言。
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