全加器的Verilog描述及測試程式

全加器功能：完成兩個1位二進位制數的加法，並考慮進製輸入。

真值表                                    邏輯式

全加器實現方法：用2個半加器組成。

半加器的verilog描述

module h_adder (a,b,so,co);

input a,b;
output so,co;
assign so=a ^ b;
assign co=a & b;
endmodule

全加器的verilog描述

module f_adder(a,b,ci,co,s);

input a,b,ci;
output co,s;
wire net1,net2,net3;
h_adder u1(a,b,net1,net2);//順序法關聯
h_adder u2(.a(net1),.b(ci),.so(s),.co(net3));//命名法關聯
or u3(co,net3,net2);//or為底層模組名，u3為例化名，括號內為埠對映
endmodule

module test_**q;

reg a,b,ci;
wire co,s;
f_adder f_adder1(a,b,ci,co,s);
always #10 ci =~ ci;
always #20 b =~ b;
always #40 a =~ a;
initial
begin
a = 1'b0; b = 1'b0; ci = 1'b0;
#80 $stop;
endendmodule

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