連線模組埠的中間變數使用wire型別，而不應該是reg型別；
不能再always裡呼叫模組；
在verilog中，所有的埠隱含地宣告wire型別；如果輸出型別的埠需要儲存數值，則必須將其顯式地宣告為reg資料型別。
不能將input和inout型別的埠宣告為reg資料型別，因為reg型別的變數是用於儲存數值的，而輸入埠只反映與其相連的外部訊號的變化。
在verilog中，有兩種埠宣告風格：
埠連線規則 將乙個埠看成由相互鏈結的兩個部分組成，一部分位於模組內部，另一部分位於模組外部。當在乙個模組中呼叫（例項引用）另乙個模組時，埠之間的連線必須遵守一些規則。
1、輸入埠：從模組內部來講，輸入埠必須為線網資料型別，從模組外部來看，輸入埠可以連線到線網或者reg資料型別的變數。
2、 輸出埠：從模組內部來講，輸出埠可以是線網或者reg資料型別，從模組外部來看，輸出必須連線到線網型別的變數（顯式，隱式），而不能連線到reg型別的變數。
3、輸入/輸出埠（必須為wire） 從模組內部來講，輸入/輸出埠必須為線網資料型別；從模組外部來看，輸入/輸出埠也必須連線到線網型別的變數。
繪製七段數碼管
seven digits draw v1.0 第一，繪製線 第二，繪製七段數碼管組成的數字 第三，繪製優化數碼管間距 第四，繪製多組數字 第五，獲取系統時間 第六，主函式執行程式。如下 import turtle as t import time def drawline draw drawgap ...
七段數碼管繪製
步驟1 繪製單個數字對應的數碼管 步驟2 獲得一串數字，繪製對應的數碼管 步驟2 獲得當前系統時間，繪製對應的數碼管 步驟1 繪製單個數字對應的數碼管 基本問題是繪製一條線，可將其定義為乙個基本函式 def drawline draw turtle.pendown if draw else turt...
Python 七段數碼管
缺點 七段數碼管間無間隔不美觀，沒有 年 月 日 字樣不直觀，不能表示系統時間需手動輸入 import turtle defdrawline draw 繪製單段數碼管 turtle.pendown if draw else turtle.penup turtle.fd 40 turtle.right...