有的時候，寫verilog**時，不太確定是否正確，會寫一段偽c**來進行驗證，比如
module sum(input clk, input rst,output [15:0] cnt);
reg[15:0] data;
always @(posedge clk or negedge rst)
if(!rst)
data <= 16'h0000;
else if(data == 16'hffff)
data <= 16'h0000;
else
data <= data+ 1;
assign cnt=data;
endmodule
void sum(int clk, int rst, int& data)
if(clk)
else
}else }
int main()
}
ps1:
如果module裡面都是wire計算，並且module的wire之間有依賴關係，那麼需要好好理清一下，這是本方法需要注意的乙個地方。
ps2：
b站上面，有一些開發板廠家出的fpga教程，確實不錯，比如可以好好學習下。
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