建立clk的ip核以及設定pll的時鐘輸出
原理：外部晶振輸入50m的頻率，由ip核輸出想要的頻率
1、新建工程model再在「晶元」名稱上建立clk的ip核
2、設定輸入寫為50m
3、設定想要的頻率可多選
4、之後完成即可 呼叫
例項化pll_ip
5、程式
`timescale 1ns / 1ps
//**注意reset是先下降沿，在高電平
module model(
input clk,
input rst_n,
output clk_out //pll clock output
wire locked;
wire pll_clk_o;
/pll ip 呼叫
pll_ip pll_ip_inst
.clk_in1(clk), // in 50mhz
.clk_out1(pll_clk_o), // out 25mhz
.clk_out2(), // out 50mhz
.clk_out3(), // out 75mhz
.clk_out4(), // out 100mhz
// status and control signals
.reset(~rst_n),// in
.locked(locked)); // out
///呼叫 oddr2 使時鐘訊號通過普通 io 輸出//
oddr2 #(
.ddr_alignment("none"), // sets output alignment to "none", "c0" or "c1"
.init(1'b0), // sets initial state of the q output to 1'b0 or 1'b1
.srtype("sync") // specifies "sync" or "async" set/reset
) oddr2_inst (
.q(clk_out), // 1-bit ddr output data
.c0(pll_clk_o), // 1-bit clock input
.c1(~pll_clk_o), // 1-bit clock input
.ce(1'b1), // 1-bit clock enable input
.d0(1'b1), // 1-bit data input (associated with c0)
.d1(1'b0), // 1-bit data input (associated with c1)
.r(1'b0), // 1-bit reset input
.s(1'b0) // 1-bit set input
endmodule
6、引腳
net "clk" loc = t8 | tnm_net = sys_clk_pin;
timespec ts_sys_clk_pin = period sys_clk_pin 50000 khz;
net rst_n loc = l3 | iostandard = "lvcmos33";
net clk_out loc = j16 | iostandard = "lvcmos33";
7、綜合測試j16引腳即可
優勢，快速方便，穩定。
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