1.需求分析：根據需求，完成晶元選型
2.模組劃分：浩大工程分多模組完成，分工明確，便於後期維護
1.設計輸入：可以是**輸入或原理圖輸入，複雜應用一般用**輸入。
2.綜合優化：將高層輸入**轉化為底層與門、非門、ram、觸發器等基本單元。
3.行為**：不涉及時序上的延時，單純驗證功能正確性，通過測試指令碼tesetbech的編寫模擬fpga與外圍電路的時序。
1.新增時序約束：對工程進行全域性約束+io時序約束+需要的地方例外約束。
2.實現：翻譯、對映、布局佈線。
3.檢視時序報告：新增時序約束前後變化最大的是布局佈線。一般設計者會先看對映後的時序報告，該報告邏輯延時完全準確，而佈線延時卻是估計出來的。由於布局佈線的編譯工作需要大量時間，所以設計者會先看對映後的時序報告，時序裕量足夠的情況下再進行布局佈線，最後布局佈線的時序報告最接近板級時序分析結果。
深入淺出玩轉FPGA閱讀筆記（1） 初識FPGA
簡單講就是可以反覆程式設計的邏輯器件。asic和assp功能固定，就好比印刷好的紙張，而fpga則是可以隨時擦寫的白紙一張。fpga arm dsp都或多或少整合了一些asic的功能。arm 廉價 功能多 功耗低，擅長控制與管理。dsp 有專用的指令系統，能進行高速 高吞吐量的數字訊號處理。fpga...
深入淺出FPGA 3 verilog HDL
文章出處 引言fpga最初階段的學習可以分為兩部分。一是hdl的語法，二是相關工具的使用。這第一部分，就是verilog hdl或者vhdl，國內用verilog的佔得比例多一些。對於第二部分，這要看具體的fpga開發過程，一般過程如下 3.1 fpga開發flow 1 進行需求分析，演算法設計，模...
深入淺出MFC筆記
深入淺出mfc筆記 一 勿在浮砂築高台 1 並不是擴充套件名為 dll dynamic link library 的才是動態鏈結庫。事實上，exe dll fon mod drv 和.ocx 都是所謂的動態鏈結函式庫。2 windows 程式編譯時需要包含 windows.h 標頭檔案，若需要使用諸...