1.實驗目的：
實驗一.verilog hdl測試模組**
實驗二.時序邏輯的測試模組``
**一：
module decoder3x8(din, en, dout, ex);
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;
always @(din or en)
if(en)
begin
dout=8』b1111_1111;
ex=1』b1;
endelse
begin
case(din)
3』b000: begin
dout=8』b1111_1110;
ex=1』b0;
end3』b001: begin
dout=8』b1111_1101;
ex=1』b0;
end3』b010: begin
dout=8』b1111_1011;
ex=1』b0;
end3』b011: begin
dout=8』b1111_0111;
ex=1』b0;
end3』b100: begin
dout=8』b1110_1111;
ex=1』b0;
end3』b101: begin
dout=8』b1101_1111;
ex=1』b0;
end3』b110: begin
dout=8』b1011_1111;
ex=1』b0;
end3』b111: begin
dout=8』b0111_1111;
ex=1』b0;
enddefault:begin
dout=8』b1111_1111;
ex=1』b0;
endendcase
endendmodule
module tbdecoder;
reg [2:0] din;
reg en;
wire [7:0] dout;
wire ex;
initial
begin
#10 en=0;din=3』b000;
#10 en=0;din=3』b001;
#10 en=0;din=3』b010;
#10 en=0;din=3』b011;
#10 en=0;din=3』b100;
#10 en=0;din=3』b101;
#10 en=0;din=3』b110;
#10 en=0;din=3』b111;
#10 en=0;din=3』b1x1;
#10 en=0;din=3』b000;
#10 en=0;din=3』b001;
#10 en=0;din=3』b010;
#10 en=0;din=3』b011;
#10 en=0;din=3』b100;
#10 en=0;din=3』b101;
#10 en=0;din=3』b110;
#10 en=0;din=3』b111;
#10 $stop;
enddecoder3x8 idecoder(din, en, dout, ex);
endmodule
**二：
module p2s(data_in,clock,reset,load,data_out,done);
input [3:0] data_in;
input clock,reset, load;
output data_out;
output done;
reg done;
reg [3:0] temp;
reg [3:0] cnt;
always@(posedge clock or posedge reset )
begin
if(reset)
begin
temp<=0;
cnt<=0;
done<=1;
endelse if(load)
begin
temp<=data_in;
cnt<=0;
done<=0;
endelse if(cnt3)
begin
temp <=;
cnt<=0;
done<=1;
endelse
begin
temp <= ;
cnt<=cnt+1;
done<=0;
endend
assign data_out=(done1)?1』bz:temp[3];
endmodule
三，實驗截圖：
實驗一
實驗二
quartus ii 11 0使用教程
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reg 15 0 datamem 7 0 直接綜合，並不會用fpga中的memory資源 需要加上 ramstyle m ram 才會讓quartus將其綜合使用ram資源 ramstyle m ram reg 15 0 datamem 7 0 還可以將m ram換成其他字樣，使系統使用m4k塊之類...
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