今天通過對petium 4的vhd檔案工程進行debug主要發現了如下幾個問題
在carry generator生成進製的邏輯上有問題。在電路中a(n),b(n)為輸入引腳，經過生成了第一層的p和g，其公式如下：
然後再經過另乙個結構生成以後的p和g公式為下
在寫carry_generator的時候注意第乙個進製的輸出應該是上乙個carry_generator的輸入即cin，後面的c4到c32全都要全都要向後移一位c32變為cout，而cin於剩下的c4到c28放在一起給本階段選擇sum_generator的結果用。
fsm主要分為兩種：一種是moore另一種是mealy。對於moore來說，其特點是輸入部分不會直接參與輸出的combinational logic中。mealy相反，輸入會有介入輸出的組合邏輯中去。他們的結構如下所示
一般來說不會使用mealy類的fsm因為整個電路的輸入不會跟隨時鐘同步更新狀態，這就導致由輸入狀態變化引起的系統輸出狀態不穩定。而在moore fsm中就不存在這種情況。
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