Verilog 語言2選1資料選擇器

2021-10-25 04:15:24 字數 1674 閱讀 5156

一、測試模組

//==


====


====


====


=test module==


====


====


====


====//


module mux2to1(a,b,sel,out); 


input a; //資料輸入端a


input b; //資料輸入端b


input sel; //資料選通控制端


output out; //資料輸出端


wire a1, b1, selnot;


//門級判斷//


not (selnot, sel)


; and (a1, a, selnot)


; and (b1, b, sel)


; or (out,a1,b1)


;endmodule
二、testbench

//==


====


====


==testbench==


====


====


====//


`timescale 1ns/1ps


module mux2to1_tb;


//激勵訊號定義，對應接到testmodule的輸入埠


reg signal_a;


reg signal_b;


reg signal_c;


//待檢測訊號定義，對應接到testmodule的輸出埠


wire signal_out;


//例化testmodule


mux2to1 mux2to1_0(


.a(signal_a),


.b(signal_b),


.sel(signal_c),


.out(signal_out));


//產生激勵


initial begin 


signal_a=0; signal_b=0; signal_c=0;


#100;//延時100ns


signal_a=0; signal_b=0; signal_c=1;


#100;


signal_a=0; signal_b=1; signal_c=0;


#100;


signal_a=0; signal_b=1; signal_c=1;


#100;


signal_a=1; signal_b=0; signal_c=0;


#100;


signal_a=1; signal_b=0; signal_c=1;


#100;


signal_a=1; signal_b=1; signal_c=0;


#100;


signal_a=1; signal_b=1; signal_c=1;


#200;


$stop


; end 


initial 


$monitor


($time,


"signal_a=%signal_b signal_b=%signal_b signal_c=%signal_b signal_out=%signal_b",


signal_a,signal_b,signal_c,signal_out); 


endmodule

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