Verilog語法規則

2021-10-25 08:01:56 字數 1422 閱讀 2356

module at7

(《埠訊號列表》..

.)《邏輯**>

endmodule

fpga中常常定義各種模組,不同模組之間有介面,類似c語言中的不同函式,有不同的輸入輸出變數。

parameter用於申明一些常量,便於模組的移植或公升級時的修改。

wire:不同暫存器之間的連線

reg:乙個暫存器,可以進行賦值等操作

begin…end

可用於包含關係,相當於c語言中的{},若有強耦合關係的一組,則不需要用begin…end

begin	

//可選申明部分

//具體邏輯

end

比較判斷:if…else

if()

begin..

.end

else

begin..

.end

if()

begin..

.end

else

if()

begin..

.end

else

begin..

.end

分支判斷:case…default…endcase

case

(變數名)

取值1:具體邏輯1

取值2:具體邏輯2

取值3:具體邏輯3

default

:具體邏輯4

endcase

task…endtask 像是c語言中的子函式,有輸入輸出引數。

task是可綜合的行為級語法,是順序執行的,不是並行的。

task input 輸入變數申明

begin ..

. end

endtask

wire timer_cnt;

assign timer_vnt =

(cnt == max_cnt_value)?1

:0;

//單個沿觸發的時序邏輯

always @ (沿變化)

begin..

.end

//多個沿觸發的時序邏輯

always @ (沿變化1 or 沿變化2

)begin..

.end

如:

always @ (posedge clk or negedge rst_n)

//上公升沿posedge,下降沿negedge

=:阻塞,在組合邏輯中用,是順序執行的

<=:非阻塞,在時序邏輯中用,兩行語句在同乙個時鐘週期來到時是並行處理的

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