綜合例項 例項解析Verilog綜合出鎖存器的問題

時間一晃，夏和秋開始交替

有的人準備迎接碩果

而我，在夏天的尾巴焦頭爛額

望著窗外的天，享受吹來的風

仍不知心裡愁緒是真，還是假

逃離秋招季的焦慮

緩緩心情，也好好努力

下面哪種寫法會產生latch？為什麼？

**如下：

a．

always @(*)begin

if(d)
a = b;
end

always  @(*)begin

if(d)
a = b;
else
a = a;
end

always @ (b or d)

case(d)
2』b00: a=b>>1;
2』b11: c=b>>1;
default:
begin
a=b;
c=b;
endendcase

always @(b or d)begin

a=b;
c=b;
case(d)
2』b00: a=b>>1;
2』b11: c=b>>1;
endcase
end

always@(bor d)begin

case(d) //synopsys full_case
2』b00: a=b>>1;
2』b11: c=b>>1;
endcase
end

當d=1'b0時，綜合工具會預設保持a的值，即生成鎖存器。

綜合出的電路圖如上所示，tlatx1就是所使用的標準單元庫的鎖存器的名字。

**b雖然補全了else分支語句。但是，其**依然有保持功能，即會生成鎖存器。

也就是說，組合邏輯是否會生成鎖存器，其根本原因是該組合邏輯存在保持功能！

**c：

module code_c(

input [1:0] d,
input [1:0] b,
output reg [1:0] a,
output reg [1:0] c);
always@(b or d ) begin
case(d)
2'b00:a = b >>1 ;
2'b11:c = b >>1 ;
default:begin
a = b ;
c = b ;
endendcase
endendmodule

d=2』b00時，沒有說明c的賦值；

d=2』b01時，沒有說明a的賦值；
從上面的綜合結果可以看出，綜合出來4個鎖存器。
d=2』b00時，儲存c的值；

d=2』b01時，儲存a的值
**d

module code_d(

input [1:0]d,
input [1:0]b,
output reg [1:0]a,
output reg [1:0]c);
always@(b or d ) begin
a = b ;
c = b ;
case(d)
2'b00:a = b >>1 ;
2'b11:c = b >>1 ;
endcase
endendmodule
**d和**c的不同是，它在always語句塊的開始，對a和c進行了預設賦值。

這就類似於軟體裡面的初始化，當然只是類似而已。
從上面的綜合結果，我們可以看出來，沒有生成任何時序邏輯。
**e
module code_e(

input [1:0] d,
input [1:0] b,
output reg [1:0] a,
output reg [1:0] c);
always@(b or d ) begin
case(d) //synopsys full_case
2'b00:a = b >>1 ;
2'b11:c = b >>1 ;
endcase
endendmodule
使用了//synopsys full_case 選項，

該選項：
1、防止綜合工具將case語句綜合成不必要的優先順序電路，增大硬體開銷
2、和default語句類似，補全case語句沒有列出的情況。
3、但是//synopsys full_case會造成工具之間的移植性問題，改**依然綜合出了鎖存器
由上圖我們可以看出，對於2位元的右移位「>>」
a[1]和c[1]恆等於1』b0
但是**c卻使用了4個鎖存器，這是乙個比較詭異的事情！
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