dds是直接數字式頻率合成器（direct digital synthesizer）的英文縮寫，是一項關鍵的數位化技術。與傳統的頻率合成器相比，dds具有低成本、低功耗、高解析度和快速轉換時間等優點，廣泛使用在電信與電子儀器領域，是實現裝置全數位化的乙個關鍵技術。
上圖所示是乙個基本的dds結構,主要由相位累加器、相位調製器、正弦rom 查詢表和d /a 構成。圖中的相位累加器、相位調製器、正弦rom查詢表是dds結構中的數字部分, 由於具有數控頻率合成的功能,又合稱為nco。
相位累加器是整個dds系統的核心,在這裡完成相位累加功能。相位累加器的輸入是相位增量b∆θ=2n x fout /fclk，故相位累加器的輸入又稱為頻率控制字,fclk為系統基準時鐘,fout為輸出的頻率。頻率控制字還經過一組暫存器, 該暫存器是同步的, 使得當頻率控制字改變時不會干擾相位累加器的工作。
相位調製器接收相位累加器的相位輸出, 在這裡加上乙個相位偏移值, 主要用於訊號的相位調製,
如應用於通訊方面的相移鍵控等, 不使用此部分時可以去掉, 或者將其設為乙個常數輸入。同樣相位字
輸入也要用同步暫存器保持同步。
正弦rom查詢表,完成fsin(b∆θ)的查詢表轉換,是相位到幅度的轉換, 內部存有乙個完整週期正弦波的
數字幅度訊號,輸入是rom 的位址值, 輸出送往d /a, 轉化成模擬訊號。
在參考時鐘fclk控制下，頻率控制字k與相位暫存器的輸出反饋在相位累加器中完成加運算，存入暫存器，作為下一次加運算的乙個輸入值，相位累加器輸出高位資料作為波形儲存器的相位抽樣位址值，查詢波形儲存器中相對應單元的電壓幅值，得到波形二進位制編碼，實現相位到電壓幅值的轉變。波形二進位制編碼再通過d/a轉換器，把數碼訊號轉換成相應的模擬訊號。
fout =k x fclk/ 2n
當k=l時，可得dds的最小解析度為：fout =fclk/ 2n
根據取樣定理，k的最大值應小於2n/2。
累加器得到的相位是怎麼去定址正弦rom的，對於n位的相位累加器對應2的n次方數量的相位累加值，如果正弦rom中儲存的點數也是2的n次方的話，對儲存容量和資源的要求就比較高了，實際上在定址正弦rom表時，用的是相位累加值的高位，也就是說並不是每個時鐘fc都從正弦rom表中取乙個數值，而是多個時鐘取乙個值，這樣能保證相位累加器溢位時，從正弦rom表中取出正好乙個正弦週期的樣點。因此，相位累加器每計數2的n次方次，對應乙個正弦週期。而相位累加器1秒鐘計數fc次，在k=1時，dds輸出的時鐘頻率就是頻率解析度。頻率控制字k增加時，相位累加器溢位的頻率增加，對應dds輸出的頻率變為k倍的dds頻率解析度。
深入剖析：
設定：rom儲存點數為1024，每個點是用8位二進位制表示。即，rom位址線寬度為10，資料線寬度為8。
根據上述條件可以知道，相位調製器位寬m=10，那麼根據dds原理，相位累加器位寬n=20。那麼在相位調製器中與相位控制字進行累加時，應用相位累加器的高10位累加。
而相位累加器的低十位只與頻率控制字累加。為什麼是這樣子？
我們以頻率控制字k=1為例，相位累加器的低十位一直會加1，直到低十位溢位向高十位進製，此時rom位址應該是0，也就是說，rom的0位址中的資料被讀了1024次，繼續下去，rom中的1024個點，每個點都將會被讀1024次，最終輸出的波形頻率應該是參考時鐘頻率的1/1024。 fout =1 xfclk/ 1024。反過來想，週期被擴大了1024 。同樣當頻率控制字為10時，相位累加器的低十位一直會加10，那麼，相位累加器的低十位溢位的時間比上面會快十倍，則rom中的每個點相比於上面會少讀10次，所以最終輸出頻率是上述的10倍。fout =10 xfclk/ 1024。這就是dds。
dds 最終輸出的正弦波的幅值，必須都是rom表中的正弦幅值。之前我們說根據取樣定理，頻率控制字k的最大值應小於2的n次冪除以2，這是有道理的，累加器資料位寬20位，rom表位址位寬10位，在最終rom表定址時，用的是累加器的高10位，而低10位只用來進行累加。由於我們上述說dds最終輸出正弦波的賦值必須是rom表中的幅值，也就是說，rom表中的幅值必須都被用到，而不能跳過。以累加器位寬20位為例，它的一半是1024，當頻率控制字以超過1024累加時，高十位輸出累加值會超過1，也就是在定址rom表時跳過某些賦值。根據上述可以得出結論了，頻率控制字k的最大值應小於2的n次冪除以2。
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