Quartus 軟體的使用之PLL的使用

練習使用altera fpga 內的 pll ip核：

思路：將clk_50m倍頻到clk_100m，然後觀察100m時鐘。

1、生成pll的核例化檔案，然後呼叫。

點選next之後，等一會會跳出如下介面：

單擊finish 就完成了設定。

新增檔案到該工程。有對話方塊就點yes.

完成之後，可以看到下圖：

然後：開啟pll檔案，看起埠。

。新建verilog 檔案，輸入程式：

程式**：

//

測試使用pll，以及內部邏輯分析儀
module
mypll(
clk,
rst_n,
test,
led,
clk_100m
); 
input
clk;
input
rst_n; 
output
led;
output
clk_100m;
output
test; //
-----------------------
/*例化pll ip 核 
*/myppll myppll_1(
.areset(!rst_n),
.inclk0(clk),
.c0(clk_100m),
.locked()
);reg
led;
always @(posedge clk or
negedge
rst_n) //
always @(posedge clk_100m or negedge rst_n) /* 用此句。led = 50m，用上句，led = 25m*/
begin
if(!rst_n)
begin
led 
<= 0
; 
endelse
led 
<= ~led;
end//------------------
assign test =clk; 
endmodule

實驗結果用led看不到效果，用示波器測量，led 和 clk_100m時鐘正常。

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