FPGA VHDL設計模型和程式結構

2022-06-19 23:36:13 字數 619 閱讀 3435

entity  is

generic declarations

port declarations

end entity

字母為開頭,其餘可由字母、數字、下劃線組成。作用:用於模型傳遞資訊。

類屬裡常量宣告格式:

constant 常量名:資料型別 := 設定值;

資料型別:integer,time,string

generic (n : integer := 16 )

定義格式:

object_name : ;

: signal , (constant , variable)

:輸入方向,in(輸入),out(輸出),inout(雙向),buffer(輸出、可反饋)

:資料型別,如[ std_logic , std_logic_vector (7 downto 0) ]

建立分析模型和設計模型

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主題模型的分類和設計原則

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