訊號完整性以及串擾

2022-06-20 01:27:14 字數 1416 閱讀 7311

1、定義

訊號完整性是指:訊號能夠按照時序要求定時到達,同時具有較好的訊號質量(波形)。訊號完整性問題研究的領域比較廣泛,包括訊號線上的訊號完整性以及電源網路的電源完整性,訊號完整性問題在高抽象層次表現為雜訊和延時,這些問題都是由電路層中的電阻、電容和電感導致的。

串擾是兩條訊號線之間的耦合、訊號線之間的互感和互容引起線上的雜訊

2、串擾雜訊惡化的原因

(1)佈線密度加大;

(2)金屬線厚度的增加將導致側面積的增加;

(3)佈線層增多:高金屬層與基底層之間的距離加大,導致對地電容減小,線間耦合電容佔比增大;

(4)工作頻率提高:高頻下的器件由於充放電所產生的雜訊源越來越多;

(5)工作電壓降低:雜訊容限降低

3、串擾的影響因素

(1)干擾線與受擾線之間的耦合電容,耦合電容越大,相互影響越大。應對: shielding/x spacing

(2)干擾線的驅動訊號強度大小和切換速度,切換速度越快越容易通過耦合電容注入更多的雜訊從而影響受擾線。應對:downsize aggrassor driver, upsize victim drive

(3)受擾線的對地電容,受擾線的對地電容越小,抗干擾能力越弱。應對:shielding

4、串擾雜訊的分類

(1)功能雜訊

這種串擾雜訊是指受擾線原本處於靜止狀態,由於干擾線電壓的變化而引起毛刺(glitch)。當毛刺超過雜訊容限且改變了原有訊號值時,如果這種現象恰好被儲存部件捕獲,電路狀態就會改變,導致功能性錯誤。

(2)延遲雜訊

這種串擾雜訊是指受擾線本身即處於電壓變化過程中,此時干擾線的電壓變化有可能加快或減慢其變化(取決於同向變化或反向變化),引起時序的不確定。如果受擾線的電壓變化減慢且處於關鍵路徑,可能導致建立時間違規,影響電路工作頻率;而如果受擾線電壓變化增快,又容易引起保持時間違規,同樣會使電路失常。

5、串擾的解決辦法

(1)如有可能,盡量避免浮空節點。對串擾問題敏感的節點,如預充電匯流排,應當增加保持器件以降低阻抗。

(2)敏感節點應當很好地與全擺幅訊號隔離。

(3)在滿足時序約束的範圍內盡可能加大上公升(下降)時間,但應當注意這對短路功耗可能有影響。

(4)在敏感的低擺幅佈線網路中採用差分訊號傳輸方法,這能使串擾訊號變為不會影響電路工作的共模雜訊源。

(5)為了使串擾最小,不要使兩條訊號線之間的電容太大。例如同一層上的兩條導線平行長距離走線。同一層上的平行導線應當足夠遠離,相鄰層上的導線的走向應當相互垂直。

(6)必要時可在兩個訊號之間增加一條遮蔽線——gnd或vdd。它能有效地使線間電容轉變為乙個接地電容,從而消除干擾。遮蔽的不利影響是增加了電容負載。

(7)不同層上訊號之間的線間電容可以通過增加額外的佈線層來進一步減少。比如每乙個訊號層都用乙個gnd或vdd金屬平面相間隔。

訊號完整性 PCB設計中的訊號完整性

pcb 走線 1 兩條傳輸線間距滿足 3w原則可克服傳輸線之間的干擾。2 避免90 彎曲線,用 135 的斜線代替 90 彎線。3 電源線和地線滿足 20h原則,即地線要長於電源線 20h,這裡 h為訊號導線距參考地平面的高度。4 高速時鐘線由地線護送,可減少串擾。5 對於蛇形線,平行部分的最小間距...

訊號完整性概述

1.什麼是訊號完整性問題 2.訊號完整性問題的根源 3.設計方法流程 4.si設計的難點 5.si設計誤區 6.關於經驗法則 3w原則 線中心距不少於3倍線寬,減少訊號間串擾 20h原則 電源層相對於地層內縮20h,抑制邊緣輻射效應 五五規則 時鐘頻率到5mhz,則pcb板須採用多層板 訊號時鐘走內...

訊號完整性 緒論

電路中危害是功率,常常說直流安全電壓是36v,交流時26v,不太正確。對物體造成危害的是功率,功率才會危害人 物體 高速電路設計中,考慮的是不是頻率,是上公升時間,由於有寄生電容和寄生電感,導致電路的波形經過導線傳輸後,波形的上公升時間發生改變 訊號在電路板的傳播速度不是光速 考慮介質的導電係數 微...