以s3c2440 clock & power management為例，2440一般可以使用外部晶振或者外部時鐘作為時鐘源，通過om[3:2]來配置。外部晶振一般選用12mhz，而2440如果工作在這個頻率顯然大材小用，2440正常工作頻率可達400mhz,顯然從12mhz到400mhz需要倍頻，2440通過鎖相環單元來實現倍頻。
上面這個框圖中，pfd,pump,loop filter,vco共同組成了鎖相環。
pfd(鑑相器)：將2路輸入fref,fvco的相位差轉變為對應的控制訊號輸出。
pump
loop filter
vco(壓控振盪器):輸入電壓控制其輸出頻率成一定的比例關係。
當pfd的2個輸入頻率相位差穩定下來的時候，比如為0時，經過pump,loop filter輸入到vco的電壓也將穩定不變，那麼vco的輸出也穩定下來，整個鎖相環頻率鎖定，即vco輸出頻率穩定。以上解釋可能不太準確，但是整個鎖相環就好比使用了乙個負反饋。
單看pfd+pump+loop filter+vco好像頂多能得到乙個與fref成一定比例的頻率，要做到比例可設定那麼就需要divider，分頻器了。首先將pfd+pump+
loop filter+vco看做乙個整體pll(鎖相環)，假設fref與vco輸出就是1:1的關係，要使得pll穩定下來，那麼fref和fvco就必須是相等的，假設divider m是10分頻，那麼穩定下來的vco輸出頻率就會是fref的10倍，倍頻效果就達到了。
鎖相環的原理 ZT
1 鎖相環的基本組成 許多電子裝置要正常工作，通常需要外部的輸入訊號與內部的振盪訊號同步，利用鎖相環路就可以實現這個目的。因鎖相環可以實現輸出訊號頻率對輸入訊號頻率的自動跟蹤，所以鎖相環通常用於閉環跟蹤電路。鎖相環在工作的過程中，當輸出訊號的頻率與輸入訊號的頻率相等時，輸出電壓與輸入電壓保持固定的相...
PLL 鎖相環 電路原理
最近在看系統時鐘，網上找了幾篇關於鎖相環資料，拼了一篇文件，覺得自己看明白了，分享出來 一 pll 鎖相環 電路原理 在通訊機等所使用的振盪電路，其所要求的頻率範圍要廣，且頻率的穩定度要高。無論多好的lc振盪電路，其頻率的穩定度，都無法與晶體振盪電路比較。但是，晶體振盪器除了可以使用數位電路分頻以外...
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