從底層開始 1位加法器的搭建

2022-06-28 01:42:13 字數 758 閱讀 3294

這個系列主要用於記錄一些學習計算機底層架構的筆記與思考,若有錯漏,希望各位大佬指正

1位加法器的搭建

計算機不是天生就會進行數學計算的,對計算機而言,其進行計算的基礎是高低電位的轉換,所以計算機的底層是0和1,即二進位制。

在了解1位加法器前,我們先要了解邏輯電路的基礎,即與門,非門和或門

與門、或門:與門、或門同邏輯計算or和and相同,通過對兩個輸入源進行or或and計算得出乙個輸出

0 01 0

0 11 1or0

111and00

01非門:同邏輯計算not相同,通過對乙個輸入源進行not計算得出乙個輸出01

not1

0在與門、或門和非門的基礎上,我們可以結合這些運算元,從而進行一些更複雜的邏輯運算,如與非門、異或門等,這裡重點說一下異或門

對於異或門,可以模擬與邏輯運算中的xor

0 01 0

0 11 1

xor011

0異或門可以用乙個或門,乙個與非門和乙個與門組成,具體組成結構見下圖

通過異或門即可進行一次xor運算,在xor運算後,我們可以看到,除了沒有進製外,一切運算都符合正常的加法結果,因此,通過使用與門進行一次進製判斷,即可實現乙個1位加法器,具體見下圖

實驗九 8位硬體加法器的設計

module key led clock,key,led,hex,bin,seg,dig,ledin,data input clock 系統時鐘 48mhz input 7 0 key 按鍵輸入 key1 key8 output 7 0 led led輸出 led1 led8 output 15 0...

Labview設計計算機 加法器 1

首先,需要說明電路中常用的兩個概念 組合邏輯電路和時序邏輯電路 組合邏輯電路的輸出僅與輸入有關,當輸入發生變化時,輸出幾乎立刻發生變化 時序邏輯電路的輸出不僅與當前輸入有關,還與電路過去的狀態有關,具有一定的記憶能力,通常由乙個時鐘驅動 加法器是乙個簡單的運算部件 加法器的結構由簡單到複雜分別為 半...

3 3 Verilog 4位超前進製加法器

使用工具 xilinx ise 14.7 用邏輯表示式實現4位的超前進製加法器,目的是為了減少輸出延遲,提高運算速度。在4位行波進製加法器中,計算過程中包含輸出訊號s i 與c i 作為中間變數,用他們作為下一級的輸入,並將多個1位全加器串聯起來造成了每一級的延遲累加,最終導致輸出延遲過大。為了減小...