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一：供電電源時序
emmc的供電有兩種模式，且分兩路工作，有vcc和vccq。在規範上，上電時序是有要求的，如下圖所示。
emmc上電時序
開始上電時，vcc或vccq可以第乙個傾斜上公升，或者是兩者同時上公升；同時，每個電源電壓上電時間應該是小於指定的時間tpru（tpruh，tprul或tpruv）。高電壓多**卡：tpru的最大值為35ms，雙電壓多**卡：tprul最大值為25ms，tpruh最大值為35ms。
在電路的設計中，應該使用合適的濾波電容，用於緩衝電流峰值。對於電源濾波電容，應該採用大小電容併聯的方式，且大電容的值不小於2.2uf，為了更好的降低電源的雜訊，在電源的干路中串聯磁珠等濾波器件。
emmc上電時序
開始上電時，vcc或vccq可以第乙個傾斜上公升，或者是兩者同時上公升；同時，每個電源電壓上電時間應該是小於指定的時間tpru（tpruh，tprul或tpruv）。高電壓多**卡：tpru的最大值為35ms，雙電壓多**卡：tprul最大值為25ms，tpruh最大值為35ms。
在電路的設計中，應該使用合適的濾波電容，用於緩衝電流峰值。對於電源濾波電容，應該採用大小電容併聯的方式，且大電容的值不小於2.2uf，為了更好的降低電源的雜訊，在電源的干路中串聯磁珠等濾波器件。
二：匯流排訊號線負載電容和上拉電阻
emmc匯流排的每一條線的總電容cl是匯流排主控器電容chost，匯流排電容cbus本身，這條線連線到該卡的電容ccard的總和。
cl = chost + cbus + ccard
並要求主機和匯流排電容的總和不超過20 pf。
1.2v和1.8v的電源介面，推薦的最大上拉50kohm。3v的供電，可以使用全範圍可達100kohms。
推薦的creg值與e•mmc裝置**商之間可能會有所不同。需確認最大值與e•mmc廠商的電容準確性，因為在e•mmc內的調節器的電氣特性受電容波動的影響。
三：具體電路的原理圖設計
對於儲存器的電路設計，主要考慮的問題是匯流排訊號的完整性，不好的電路可能會導致反射、串擾、軌道坍塌、emi問題，因此，在電路的原理圖設計中，應該根據晶元的具體引數及匯流排規範來設計電路，只要原理圖設計合理了，再通過合理的pcb布局佈線，就能使系統的不穩定因素降到最低。
3.1：根據晶元資料可知，晶元的vddi引腳需要外接乙個電容，這個電容取值的大小有限制，一般為：min 0.1uf，max 1uf。
3.2：電源電路的濾波，採用大小電容併聯的方式，同時在干路中串聯磁珠等濾波器件，保證電源訊號的質量，大電容的值應該大於2.2uf，小電容可以在0.1uf左右。
3.3：由於是匯流排操作，所以在電路的設計中，必須考慮匯流排上訊號的狀態，雖然e.mmc有內部上拉電阻，但一旦資料開始傳輸，這些內部的上拉電阻都會自動斷開，故需要外接上拉電阻，保證在睡眠模式下訊號電平固定，不會出現在懸浮狀態。上拉電阻的大小資料給出了一定的範圍，同時會根據工作電壓的模式有所要求，對於dat0-dat7和復位端的上拉電阻，採用50kω左右的電阻，既能滿足1.7-1.95v的供電需求，也能滿足2.7-3.6v的供電需求；對於命令線，採用10kω左右的上拉電阻，因為emmc讀寫操作都是通過命令發起的，它應該具有比較大的驅動能力。
3.4：經過測試發現，在匯流排操作的整個電路中，每一根資料線上的訊號都有一定的過衝和下衝，這嚴重影響訊號的完整性，使資料傳輸錯誤。這很大乙個原因是因為電路的阻抗不匹配造成的，經測試，經過一定的阻抗匹配後，訊號的過衝和下衝明顯減少。
3.5： 採用串聯電阻實現阻抗匹配，對於串聯電阻的方法，首先它起到阻抗匹配的作用，因為訊號源的阻抗很低，跟訊號線之間阻抗不匹配，串聯乙個電阻後，可以改善匹配情況，以減少反射，避免振盪等；同時由於訊號通訊的頻率較高，會引入很多的高頻雜訊，串聯電阻會跟訊號線的分布電容及負載的輸入電容形成乙個rc電路，這樣就會降低訊號邊沿的陡峭程度，對訊號具有一定的濾波、降低雜訊的效果。
3.6：對於串聯電阻大小的選擇，需要根據晶元提供的具體資料來決定，一般匯流排上串聯的電阻都不是很大，像三星的推薦值在0-47ω，選擇的是27ω。因此在所有的匯流排訊號線上，每一根訊號線我們都可以串聯乙個小電阻進去。對於電阻的擺放，時鐘上的應該源端匹配，而對於雙向的資料線，理論上源端和終端都應該串聯，但考慮電路的實際運用及器件的使用數量，一般在終端匹配。
匹配舉例
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EMMC電路設計
一 供電電源時序 emmc的供電有兩種模式，且分兩路工作，有vcc和vccq。在規範上，上電時序是有要求的，如下圖所示。emmc上電時序 開始上電時，vcc或vccq可以第乙個傾斜上公升，或者是兩者同時上公升 同時，每個電源電壓上電時間應該是小於指定的時間tpru tpruh，tprul或tpruv...
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