i2s簡介
如上圖所示：
i2s詳介
i2s音訊匯流排協議
功能簡介
將音訊資料經過儲存後，進行並傳串處理，按照i2s協議輸出。
模組埠
介面描述
signal_name
direction
width
description
i_clk
input
1fpga內部系統時鐘
i_rst_n
input
1非同步復位，低電平有效
i_dsp_clk
input
1由dsp給出，用於分頻出 sclk 和 lrck
i_aud_left_data
input
samp_bits
左聲道的音訊資料
i_aud_right_data
input
samp_bits
右聲道的音訊資料
i_aud_en
input
1音訊樣本有效標誌
o_aud_sclk
output
1i2s位時鐘
o_aud_lrck
output
1i2s幀時鐘
o_aud_sdata
output
1i2s序列音訊資料
o_rd_req
output
1向上級模組發出音訊資料請求，若上級模組無儲存則忽略該訊號
引數定義
paramter
description
div_sclk_depth
sclk 是 i_dsp_clk 的 2^n 分頻，取值 n
div_lrck_depth
lrck 是 sclk 的 2^m 分頻，取值 m
samp_bits
左 （右）音訊的取樣位寬
fifo_depth
fifo資料深度的位寬。如深度為256，則取值8
實現方案
電路圖描述
注：綠色為wire型，藍色為reg型，紫色是邏輯計算
資源占用估計
資源型別
個數用途
暫存器1bit
3訊號延拍
暫存器2*samp_bits bit
2資料流
fifo
深度：fifo_depth；位寬：2*samp_bits
1跨時鐘域變化
功能簡介
介面描述
signal_name
direction
width
description
i_clk
input
1fpga內部系統時鐘
i_rst_n
input
1非同步復位，低電平有效
o_clk
output
1分頻得到的時鐘
o_rst_n
output
1分頻得到的復位訊號
引數定義
paramter
description
div_cnt_depth
o_clk 是 i_clk 的2^x分頻，取值為x
**實現
module div_freq
#(parameter div_cnt_depth = 2
) (
input i_clk ,
input i_rst_n ,
output reg o_clk ,
output reg o_rst_n
)//----------------------------- reg && wire -------------------------------
reg rst_n_temp_0 ;
reg rst_n_temp_1 ;
//-------------------------------- o_clk -----------------------------------
always @(posedge i_clk or negedge i_rst_n)
begin
if(!i_rst_n)
div_cnt <= } ;
else
div_cnt <= div_cnt + 1'b1;
endalways @(posedge i_clk)
o_clk <= div_cnt[div_cnt_depth-1];
//-------------------------------- o_rst_n -----------------------------------
always @(posedge o_clk or negedge i_rst_n)
begin
if(!i_rst_n)
begin
rst_n_temp_0 <= 1'b0;
rst_n_temp_1 <= 1'b0;
o_rst_n <= 1'b0;
endelse
begin
rst_n_temp_0 <= 1'b1;
rst_n_temp_1 <= rst_n_temp_0;
o_rst_n <= rst_n_temp_1;
endend
endmodule
個數用途
暫存器1bit
4訊號延拍
計數器div_cnt_depth bit
1分頻計數器
有問題聯絡可以我，一起討論。
I2S音訊匯流排協議
音響資料的採集 處理和傳輸是多 技術的重要組成部分。眾多的數字音訊系統已經進入消費市場，例如數字音訊錄音帶 數字聲音處理器。對於裝置和生產廠家來說，標準化的資訊傳輸結構可以提高系統的適應性。i2s inter ic sound 匯流排是飛利浦公司為數字音訊裝置之間的音訊資料傳輸而制定的一種匯流排標準...
I2S音訊匯流排學習（二）I2S匯流排協議
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I2S音訊匯流排學習（四）I2S介面設計
圖1 傳送端 隨著ws訊號的改變，匯出乙個wsp脈衝訊號，進入並行移位暫存器裝入data left或data right，從而輸出資料被啟用。序列資料在時鐘下降沿移出。序列資料的預設輸入是0，因此所有位於最低位 lsb 後的資料將被設定為0。圖2 接收端 隨著第乙個ws訊號的改變，wsp在sck訊號...