1 模型分析
理解建立時間保持時間需要乙個模型，如下圖所示。
圖：觸發器時鐘和資料模型
時鐘沿到來時取樣資料d，將採到的資料寄存下來，並輸出到q端，所以如果沒有新的時鐘沿到來，則q端輸出的一直是上次取樣的資料，每來乙個時鐘沿，取樣一次資料d。那麼分析這個建立時間和保持時間，我們分兩種情況，一種是clka沒有傳輸延時（clock skew），一種是由傳輸延時，前者相對容易一些。
圖：建立時間和保持時間
建立時間太短或者保持時間不夠，均不能在clk的上公升沿採集到正確的資料。
後面分析需要用到的引數：
tco： 資料正確取樣後從d端到達q端的延時，觸發器固有屬性，不可改變
tdelay： d1輸出端到d2輸入端的組合邏輯延時和佈線延時
tsu： 觸發器的建立時間，觸發器固有屬性，不可改變
th： 觸發器的保持時間，觸發器固有屬性，不可改變
tclk： 時鐘週期
t1： 假設源時鐘為clka，clka到達d1的延時
t2： 同t1，是clka到達d2的延時
2 無傳輸延遲下的建立時間和保持時間
2.1 時鐘和資料模型
2.2 建立時間
2.3 保持時間
我們假設組合邏輯的delay延遲非常大，如下圖所示。
3 有傳輸延遲下的建立時間和保持時間
事實上clock的傳輸也是有延時的，如圖所示，兩個觸發器的源時鐘為clka，到達d1需要t1的時間，到達d2需要t2的時間，t2−t1t2−t1其實就是我們常說的clock skew（時鐘偏斜），就是同乙個時鐘沿達到d1和d2的時延差別，如果d1和d2離的很遠，那麼相應的clock skew就會更大。
3.1 時鐘和資料模型
3.2 建立時間
紅色部分是時鐘偏移t2-t1，建立時間的關係式：
3.3 保持時間
圖中假設組合邏輯延遲很長，棕色部分是時鐘的延遲，就是t2-t1的時間差，保持時間如下式：
建立時間和保持時間
概念 對於乙個數字系統而言，建立時間和保持時間可以說是基礎中的基礎，這兩個概念就像是數位電路的地基，整個系統的穩定性絕大部分都取決於是否滿足建立時間和保持時間。但是對於絕大部分包括我在內的初學者來說，建立時間和保持時間的理解一直都是乙個很大的困擾，儘管概念背得住，但是卻沒有理解這其中的精髓。這篇文章...
建立時間和保持時間
一 概念 建立時間和保持時間都是針對觸發器的特性說的。時序圖如下 建立時間 tsu set up time 是指在觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間，如果建立時間不夠，資料將不能在這個時鐘上公升沿被穩定的打入觸發器，tsu就是指這個最小的穩定時間。保持時間 th hold time...
建立時間和保持時間概念
一 概念 建立時間和保持時間都是針對觸發器的特性說的。時序圖如下 建立時間 tsu set up time 是指在觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間，如果建立時間不夠，資料將不能在這個時鐘上公升沿被穩定的打入觸發器，tsu就是指這個最小的穩定時間。保持時間 th hold time...