Xilinx開發入門之工具使用

2022-08-05 15:21:20 字數 676 閱讀 9796

基本步驟是:寫完.v檔案後開始綜合synthesize;然後開啟planahead-post synthesis分配引腳(會自動新增.ucf檔案);若要使用chipscope,則new一個.cdc檔案(chipscope definition and connection file),trigger width用於設定共有幾個被觀察訊號,data depth用於設定採集多少個點;然後就是implement design和generate programming file。

若.v源程式沒有被修改,則不需要再次綜合;

implement design比synthesize花費的時間要長;

修改.cdc檔案之後都需要重新implement design;

1.用planahead分配引腳時,發現有些引腳不存在,後來發現是因為晶片的封裝設定不對,封裝不同,引腳也會不同。family:virtex6;device:xc6vlx240t;package:ff1156;speed:-1;simulator:modelsim-se mixed

3.若要複製xilinx工程,只需以下檔案即可,無需整個工程複製

.gise

.xise

.ucf

core相關

.ucf

.cdc

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