非同步fifo的結構基本上是是按照下面的思路來設計：
1. 讀寫的指標分別用gray code sync到另外乙個clock domain，sync的時候至少打2拍。
2. 讀寫指標最高位各加乙個bit用來判斷空和慢，對於fifo來說，永遠是讀指標追寫指標，當指標相同的時候，用加的這個最高bit來
判斷是誰追上誰，繼而判斷空和滿。
除了上面的設計要點，還有以下幾點需要注意：
1. 當兩個時候頻率差別很大時
2. 怎麼在寫端判斷有多少個空間可寫，以及在讀端判斷有多少個資料可讀呢
非同步FIFO設計注意事項
近日學習用到非同步fifo，故寫下這篇部落格記錄學習心得。在我看來，非同步fifo的設計注意事項大體分為兩點 亞穩態的處理 空滿狀態的判斷 第一，來說一下亞穩態。亞穩態是指觸發器無法在某個規定時間內達到乙個可確認的狀態。在fifo的設計中，產生的原因主要由兩點 一是邏輯電平的誤判，也就是如果通過二進...
一些注意事項
0.解題思路 a.普通思路 b.遞迴 bfs dfs c.動態規劃 比遞迴快 d.雙指標 比for迴圈快 如 快慢指標方法 e.用棧 1.陣列初始化 int a new int 5 a 0 預設為0.二維陣列也一樣。boolean b new boolean 5 b 0 預設為false.strin...
學習設計模式的一些注意事項
1.不要為了學習設計模式，而學 設計模式 我們學習的時候看到的只是結果，並不了解過程和動機，也就是其他人在什麼樣的情況下做出這樣的設計，而這個恰恰是各種教程 資料上學習不到的。所以再遇到問題時，嘗試使用設計模式來解決這個問題。2.避免過度使用設計模式，不要為了使用設計模式，而使用設計模式。設計模式只...