FPGA與ASIC 優化方法

2022-09-06 23:42:14 字數 489 閱讀 4382

混合使用會壓縮組合邏輯的傳遞時間,而且在scan chain時,下降沿觸發器無法被串接。

對於綜合器而言,這違反了"時鐘訊號的綜合應由cts(clock tree synthesis)處理"的原則。但很難避免,例如時鐘分頻電路。

二進位制和格雷碼: 占用觸發器資源少(位寬少),但轉移條件和跳轉時(判斷2位)組合邏輯多;

獨熱碼: 占用觸發器資源多(位寬多),但轉移條件和跳轉時(只判斷1位)組合邏輯少;

結論: 優選使用 邏輯運算(位運算) > 算術運算; 加法運算 > 乘法運算;邏輯表示式合併為每2項1級。

如果還不行,那就切流水咯。

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