時序分析中的一些基本概念。

時序分析時fpga設計中永恆的話題,也是fpga開發人員設計高階的必由之路。慢慢來,先介紹時序分析中的一些基本概念。

1.時鐘相關時鐘的時序特性主要分為抖動(jitter)、偏移(skew) 、占空比失真(duty cycledistortion) 3點。對於低速設計,基本不用考慮這些特徵;對於高速設計,由於時鐘本身的原因造成的時序問題很普遍,因此必須關注。

1. 時鐘抖動(clock jitter)理想的時鐘訊號應該是理想的方波,但是現實中的時鐘的邊沿變化不可能是瞬變的,它有個從低到高/從高到低的變化過程,如圖1所示。

常見的抖動引數有3種:週期抖動(period jitter) :週期抖動率(period jitter)測量時鐘輸出傳輸偏離其理想位置的最大偏離。period jitter代表週期差抖動的上下邊界。

週期差抖動(cycle-to-cycle jitter) :週期差抖動率(cycle-to-cycle jitter)是兩個相鄰週期的時間偏差。它總是小於週期抖動(period jitter)

長期抖動(long-term jitter) :長期抖動率如下圖(long-term jitter)定義為乙個時鐘沿相對於基準週期時鐘沿經過一段時間的延時之後,與其理想位置的偏離。此測量可以捕獲鎖相環低頻週期變化(緩慢的,頻率很低的)。

長期抖動對圖形、序列連線通訊系統、印表機和任何光柳掃瞄操作非常重要。

時鐘抖動的原因就是雜訊。時鐘抖動是永遠存在的,當其大到可以和時鐘週期相比擬的時候,會影響到設計,這樣的抖動是不可接受的。

2.時鐘偏斜(clock skew)時鐘訊號要提供給整個電路的時序單元,所以時鐘訊號線非常長,並構成分布式的rc網路。它的延時與時鐘線的長度、時序單元的負載電容、個數有關,所以產生所謂的時鐘偏移。時鐘偏移是指同乙個時鐘訊號到達兩個不同的暫存器之間的時間差值,根據差值可以分為正偏移和負偏移。

3. launch edge時序分析起點(launch edge):第一級暫存器資料變化的時鐘邊沿,也是靜態時序分析的起京uio4. latch edge時序分析終點(latch edge) :資料鎖存的時鐘邊沿,也是靜態時序分析的終點。5. clock-to-output delay資料輸出延時(tco) :這個時間指的是當時鐘有效沿變化後,資料從輸入端到輸出端的最小時間間隔。

6. 暫存器建立/保持時間setup/hold time建立時間(setup time)是指觸發器的時鐘訊號上公升沿到來以前,資料穩定不變的時間。輸入訊號應提前時鐘上公升沿(如上公升沿有效)t時間到達晶元,這個t就是建立時間setuptime。簡而言之,時鐘邊沿觸發前,要求資料必須存在一段時間,這就是器件需要的建立時間。如不滿足setup time,這個資料就不能被這一時鐘打入觸發器,只有在下乙個時鐘上公升沿,資料才能被打入觸發器。保持時間(hold time)是指觸發器的時鐘訊號上公升沿到來以後,資料穩定不變的時間。簡而言之,時鐘邊沿觸發後,資料也必須保持一段時間,以便能夠穩定讀取,這就是器件需要的保持時間。如果hold time不夠,資料同樣不能被打入觸發器。

如果不滿足建立和保持時間的話,那麼dff (d type flip-flop/d型別觸發器)將不能正確地取樣到資料,將會出現亞穩態(metastability)的情況。如果資料訊號在時鐘沿觸發前後持續的時間均超過建立和保持時間,那麼超過量就分別被稱為建立時間裕量和保持時間裕量。7. data arrival time輸入資料在有效時鐘沿后到達所需要的時間。主要分為三部分:時鐘到達暫存器時間(tclk1) ,暫存器輸出延時(tco)和資料傳輸延時(tdata)

7. data arrival time輸入資料在有效時鐘沿后到達所需要的時間。主要分為三部分:時鐘到達暫存器時間(tclk1) ,暫存器輸出延時(tco)和資料傳輸延時(tdata)

8. clock arrival time時鐘從latch邊沿到達鎖存暫存器時鐘輸入端所消耗的時間為時鐘到達時間。

9.建立裕量setup slack當資料需求時間大於資料到達時間時,就說時間有餘量, slack是表示設計是否滿足時序的乙個稱謂

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slack 時鐘時序分析的一些基本概念

c 中的一些基本概念

Cas中的一些基本概念

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