今天做了幾個xilinx大學計畫裡的spartan-3e starter 的例子，在lab4中有個很有趣的synthesize report：
minimum period (verilog): ~12 ns (maximum frequency: ~83 mhz)
minimum period (vhdl): ~10.5 ns (maximum frequency: ~95 mhz)
slices
167 (verilog)/ 163 (vhdl)
slice flip flops
148 (verilog)/ 147 (vhdl)
4 input luts
303 (verilog)/ 298 (vhdl)
iobs
21 (verilog and vhdl)
brams
1 (verilog and vhdl)
global clocks
2 (verilog and vhdl)
dcms
1 (verilog and vhdl)
同樣的功能，同樣的邏輯，同樣的引數，卻得到不同的資源占用情況。
很明顯，vhdl做的例子耗費的lcb資源要比verilog來的少，可能也是因為通過的閘電路少了，vhdl做的就比verilog做的延時要小，因而頻率也能更大一些。
看來xilinx在他的綜合器裡更傾向於對vhdl的優化。
VHDL和Verilog的區別
這兩種語言都是用於數字電子系統設計的硬體描述語言，而且都已經是 ieee 的標準。vhdl 1987 年成為標準，而 verilog 是 1995 年才成為標準的。這個是因為 vhdl 是美 方組織開發的，而 verilog 是乙個公司的私有財產轉化而來的。為什麼 verilog 能成為 ieee ...
4 verilog與VHDL兩種語言編寫計數器
1 verilog簡介 2 vhdl簡介 3 計數器verilog編碼 4 計數器vhdl編碼 5 本節結語 verilog hdl是一種硬體描述語言，以文字形式來描述數字系統硬體的結構和行為的語言，用它可以表示邏輯電路圖 邏輯表示式，還可以表示數字邏輯系統所完成的邏輯功能。verilog hdl和...
系統思考 對策可能比問題更糟
之前有看到乙個有趣的故事，其實也是系統思考。1967年，羅馬尼亞認為需要增加本國人口，於是出台了一項粗暴的政策，禁止45歲以下婦女流產。很快，出生率就增加了兩倍。但過了一段時期以後，出生率又回落到原來的水平。此外，由於大量危險的非法流產，育齡婦女的死亡率較之前增加了兩倍。一些貧困家庭因為無法撫養多個...