一：前言
隨著pcb 系統的向著高密度和高速度的趨勢不斷的發展，電源的完整性問題，訊號的完整性問題（si），以及emi，emc 的問題越來越突出，嚴重的影響了系統的效能甚至功能的實現。所謂高速並沒有確切的定義，當然並不單單指時鐘的速度，還包括數字系統上公升沿及下降沿的跳變的速度，跳變的速度越快，上公升和下降的時間越短，訊號的高次諧波分量越豐富，當然就越容易引起si，emc，emi 的問題。本文根據以往的一些經驗在以下幾個方面對高速pcb 的設計提出一些看法，希望對各位同事能有所幫助。
二：電源的完整性
1． 供電電壓的壓降問題。
隨著晶元工藝的提高，晶元的核心電壓及io 電壓越來越小，但功耗還是很大，所以電流有上公升的趨勢。在核心及電壓比較高，功耗不是很大的系統中，電壓壓降問題也許不是很突出，但如果核心電壓比較小，功耗又比較大的情況下，電源路徑上的哪怕是0.1v的壓降都是不允許的，比如說adi 公司的ts201 核心電壓只有1.2v，核心供電電流要2.68a，如果路徑上有0.1 歐姆的電阻，電壓將會有0.268v 的壓降，這麼大的壓降會使晶元工作不正常。如何盡量減小路徑上的壓降呢？主要通過以下幾種方法。
a：盡量保證電源路徑的暢通，減小路徑上的阻抗，包括熱焊盤的連線方式，應該盡量的保持電流的暢通，如下圖1 和圖2 的比較，很明顯圖2 中選擇的熱焊盤要強於圖1。
b：盡量增加大電流層的銅厚，最好能鋪設兩層同一網路的電源，以保證大電流能順利的流過，避免產生過大的壓降，關於電流大小和所流經銅厚的關係如表1 所示。
（表1）
1 oz.銅即35 微公尺厚，2 oz.70 微公尺, 類推
舉例說，線寬0.025 英吋，採用2 oz.盎斯的銅，而允許溫公升30 度，
那查表可知， 最大安全電流是 4.0a 。
2． 同步開關雜訊的問題。
同步開關雜訊（simultaneous switch noise，簡稱ssn）是指當器件處於開關狀態，產生瞬間變化的電流（di/dt），在經過回流途徑上存在的電感時，形成交流壓降，從而引起雜訊，所以也稱為δi 雜訊。開關速度越快，瞬間電流變化越顯著，電流回路上的電感越大，則產生的ssn 越嚴重。基本公式為：
vssn=n·lloop·(di/dt) 公式1。
其中i 指單個開關輸出的電流，n 是同時開關的驅動端數目，lloop為整個回流路徑上的電感，而vssn就是同步開關雜訊的大小。
如果是由於封裝電感而引起地平面的波動，造成晶元地和系統地不一致，晶元的地被抬高這種現象我們稱為地彈（groundbounce）。同樣，如果是由於封裝電感引起的晶元和系統電源被降低，就稱為電源**（powerbounce）。如果晶元內部多個驅動同時開關時，會造成很大的晶元電源電壓的壓降和地平面的抬高，從而造成晶元的驅動能力的降低，電路速度會減慢。由公式1 可知減小迴路電感可以減小vssn，其中迴路電感包括晶元管腳的寄生電感，晶元內部電源和晶元內部地的電感，系統的電源和地的電感，以及訊號線自身的電感，這四部分組成。所以見小vssn 的辦法主要有以下幾種方式。
a : 降低晶元內部驅動器的開關速率和同時開關的數目，以減小di/dt，不過這種方式不現實，因為電路設計的方向就是更快，更密。
b : 降低系統供給電源的電感，高速電路設計中要求使用單獨的電源層，並讓電源層和地平面盡量接近。
c :降低晶元封裝中的電源和地管腳的電感，比如增加電源/地的管腳數目，減短引線長度，盡可能採用大面積鋪銅。
d :增加電源和地的互相耦合電感也可以減小迴路總的電感，因此要讓電源和地的管腳成對分布，並盡量靠近。
3. 地的分割原則
任何一根訊號線中的電流都要通過和它臨近的地平面來回到它的驅動端，所以我們進行地的分割的時候要避免避免割斷高速訊號的回留路徑，如下圖3 所示：
（圖3）
上面的訊號迴路的電流不得不繞過分割槽，這樣會產生很多相關的emi 問題，以及會給訊號線的阻抗匹配產生影響。
三：不同傳輸線路的設計規則
根據訊號線所處印製版中的層疊位置可以將訊號線分為微帶線和帶狀線，其中微帶線是指在pcb 的表層所走的線，有一層介質和它相臨，訊號傳輸速度較帶狀線要快，帶狀線在pcb 的內層，有兩層介質相臨，訊號傳輸速度比微帶線要慢，但是emi，emc 以及串擾等效能要好的多，所以建議高速訊號都走成帶狀線。
根據訊號線傳輸訊號的方式最常見的有兩種方式包括單端線和差分線。其中影響單端線傳輸效能的包括訊號的反射和串擾。差分線雖然雜訊免疫，但對阻抗控制，差分對間的線長要有嚴格的控制。下面分別對影響單端線和差分線性能的因素進行一下分析。
1． 單端線反射的形成以及消除辦法
我們知道如果源端的阻抗和終端的阻抗相匹配那麼訊號的功率將會是最大，如果終端和源端阻抗不匹配則將會引起訊號的反射，部分訊號還會輻射出去造成emi 問題。
串擾是訊號傳輸中常見的問題，有些說法只要控制間距是線寬的3 倍就可以了，也就是常說的3w 原則，這種說法只是說間距越大越好，但還是不夠全面。
（圖7）
由圖7 可知除了和線間距d 有關，還和走線層和參考平面的高度h有關。d 越大越好，h 越小越好。隨著pcb 的密度越來越高，有時候不能滿足3w 原則，這就要根據系統的實際情況，看多大的串擾能夠忍受，另外由於工藝的原因h 也不能太小，一般都不要小於5mil。
圖8 和圖9 為調整線間距和h 前後的對比。
3． 差分線阻抗匹配和走線應注意事項
現今lvds 走線越來越流行，主要原因是因為它是採用一對線對乙個訊號進行傳輸，其中一根上傳輸正訊號，另一根上傳輸相反的電平，在接收端相減，這樣可以把走線上的共模雜訊消除。另外就是因為它的低功耗，lvds 一般都採用電流驅動，電壓幅度才350mvpp。
當然它也有缺點就是需要2 倍寬度的走線數來傳輸資料。
差分線一般傳輸訊號的速度都比較快，所以要進行嚴格的阻抗控制，一般都控制在100 歐姆。下圖10 為乙個差分傳輸模型，其中z11和z22 分別為兩跟訊號線的特性阻抗，k 為另外一跟線對自己的耦合係數。i 為線上的電流。
圖101 線上任意一點的電壓為v1=z11*i1+z11*i1*k
2 線上任意一點的電壓為 v2=z22*i2+z22*i2*k 因為z11=z22=z0，
i1=-i2,所以v1 和v2 大小相等方向相反。所以差分阻抗為
zdiff=2*z0*（1-k） 公式4
由公式4 可知差分阻抗不僅和單跟線的特性阻抗z0 有關，還和耦合係數k 有關，所以調整線寬，間距，介電常數，電介質厚度，都會影響到差分阻抗。
另外差分線大多應用在源同步時鐘系統當中，這就要求資料線和時鐘線的長度要匹配，類外由差分線自身的特性要求一對之間的兩跟線要匹配。下圖11 為等長的理想的差分線在接收端的情形。可以看到兩跟線完全等延時，再相減之後不會出現誤碼。而圖12 為其中一跟線的延時比另一跟要長的情形，這樣再相減誤碼很容易產生。
圖11圖12由於佈線工具和器件本身以及工藝的原因很難做到沒一對線和對與對之間的線都匹配，至於相差多少合適，並沒有嚴格的公式，即使有也要具體情況具體分析，不可能都使用。根據以往的除錯經驗當訊號工作在500mhz~~800mhz 之間時，對內相差80mil，對間和時鐘相差+-250mil，不會出現問題。（僅做參考）。
四：電磁干擾的產生及避免措施
emi 即電磁輻射是很常見的問題，主要減少電磁輻射的辦法有以下幾種方法：
a ：遮蔽。在比較敏感或高速的訊號周圍用地平面進行遮蔽，每格1000mil 打乙個地孔。
b ：避免或減小訊號的環路面積。由電磁場理論可知變化的電場產生變化的磁場，當開關頻率很高的時候，會由環路向外輻射電磁能量，也容易接收外面的磁場，就象是乙個天線，所以應該盡量避免。
c ：做好電源的濾波。濾波的器件主要包括磁珠和電容。磁珠類似帶通濾波器，可以抑制高頻，選擇不同容值的電容可以針對不同頻率的濾波起到旁路作用。
五：總結
隨著pcb 密度，速度的提高，以及工藝方面的限制，訊號完整性問題，以及電磁相容問題會越來越突出，但只要我們依據一定的設計準則，通過一些**軟體比如說hyperlynx，還是可以把高速設計問題很好的解決。
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