dft:數位電路(fpga/asic)設計入門之可測試設計與可測性分析,離散傅利葉變換,(dft)direct fouriet transformer
可測試性技術（design for testability-dft）就是試圖增加電路中訊號的可控制性和可觀測性，以便及時經濟地測試晶元是否存在物理缺陷，使使用者拿到良好的晶元。其中包括ad hoc技術和結構化設計技術。目前，任何高ic設計系統都採用結構化設計技術，其中主要掃瞄技術和內建自測兩種技術。
乙個電路的測試性問題應該包括兩個方面：
由外部輸入訊號來控制電路中的各個節點的電平值，稱為可控制性。
從外部輸出端觀測內部故障地難易程度，稱為可觀測性
掃瞄技術是指電路中的任一狀態移進或移出的能力，其特點使測試資料的序列化。比較常使用的是全掃瞄技術和邊界掃瞄技術。全掃瞄技術是將電路中的所有觸發器用特殊設計的具有掃瞄功能的觸發器代替，使其在測試時鏈結成乙個或幾個移位暫存器，這樣，電路分成了可以進行分別測試的純組合電路和移位暫存器，電路中的所有狀態可以直接從原始輸入和輸出端得到控制和觀察。這樣子的電路將時序電路的測試生成簡化成組合電路的測試生成，由於組合電路的測試生成演算法目前已經比較完善，並且在測試自動化生成方面比時序電路的測試生成容易得多，因此大大降低了測試生成的難度。
對於儲存器模組的測試一般由生產廠家提供專門的bist電路，通過bist電路可以方便地對儲存單元地訪問功能進行測試，所謂的bist電路是指把測試電路做到ic裡面，利用測試電路固有的能力自行執行乙個測試儲存器的程式。另外mbist還可以解決ram shadow的問題提高晶元的可測試性。
為什麼要做dft呢？因為我們的設計，也就是rtl到gdsii交出去的只是乙個版圖，最後晶元需要生產織造是在foundry做的，也就是廠家根據你提供的資料gdsii做成晶元。這個流程過程中可能出現缺陷，這個缺陷可能是物理存在的，也可能是設計當中的遺留問題導致的，另外一方面在封裝的過程也可能出現缺陷。為了保證我們的晶元能夠不存在物理上的缺陷，所以就要做dft。也就是說，你交給foundry乙個加法器的gdsii，他在做的過程和封裝的時候都可能引入缺陷；拿到這個加法器晶元你怎麼知道，裡面的乙個與門，廠家給你做的就是乙個正常工作的與門呢？你怎麼知道廠家做好的加法器的dier在封裝之後引腳就能正常輸入呢？一句話，就是通過dft！
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