q1.1 需要fix hold嗎？
不需要，hold交由後端去做就好了。
所以綜合時，不需要讀入min.lib，不用設wc_bc等複雜的選項
q1.2 綜合出來的網表如何驗證？
如rtl做形式驗證
gate-sim （網表**）。不要用延遲。
不需要從dc輸出sdf，因為那個根本不准，而且它也無法保證沒有hold違反
q1.3 如何讓dc自動插入clock gating
在指令碼中加入
set power_cg_always_enable_registers true
set_max_leakage_power 0.0
set_max_dynamic_power 0.0
set_clock_gating_style (指定icg)
insert_clock_gating
replace_clock_gates
q1.4 綜合時要檢查哪些專案？
最最起碼要做，
綜合前，check_design，check_timing，保證所有的path都有約束（含timing exception）
綜合後，report_timing， report_constraint，report_area，report_power，report_qor
q1.5 如何解決綜合後setup的違法？
多綜合幾遍
檢查約束是否合理
最後只好改rtl了
q1.6如何判斷約束是否合理？
什麼是合理的約束還真不好說，但是下面是一些不合理的情況，遇到了一定得解決
2#樓裡面所列約束專案不完整的
startpoint或endpoint的clock cycle特別大的，說明那是非同步時鐘
某個cell或net延遲很大的，可能是clock net當作signal用了，設了dont_touch
q1.7如何得到更好的網表？
對於dc，一般人們都喜歡把clockperiod調小一點（10～25%），那樣dc會給你個timing比較好的網表，但是代價的面積的增大和功耗的增加。當然，你調clockuncertainty也有同樣的效果
輸出verilog netlist如何設定大小寫不敏感？
define_name_rules -case_insensitive ...
change_names
ungroup使用
綜合佈線系統的設計要點課堂作業
在具體進行綜合佈線系統工程設計時，注意把握好以下幾個基本點 1.與使用者溝通盡量滿足其需求 2.了解建築物間的網路通訊環境與條件 3.根據網路的特點，確定適合的通訊網路拓撲結構 4.以開放式為基準，相容性為首選 5.將系統設計方案和建設費用預算提前告知使用者 1 綜合佈線系統六大系統的每個子系統的主...
可綜合不可綜合
學fpga給我最大的體會就是它的程式語言是並行執行的，不像c語言那樣一行一行的執行。verilog裡面有個always語句，所有的always語句塊全部併發執行，而always語句塊內部是逐行執行的 前提是只是用阻塞賦值 verilog中沒有中斷的概念，而逐行執行指令的c語言卻離不開中斷。學習ver...
HDL可綜合 不可綜合
verilog hdl和vhdl相比有很多優點，有c語言基礎的話很容易上手。蒐集了一些網上大神的經驗總結和書上的例子，所以對於和我一樣的初學者，這篇部落格應該還是很有提高作用的，至於具體語法，任何一本書都講的很詳細。hdl 是 hardware description language 的縮寫，中文...