VHDL語言中CASE語句使用注意

2021-06-19 09:37:00 字數 364 閱讀 8156

case語句根據滿足的條件直接選擇多項順序語句中的一項執行,常用來描述匯流排,編碼,解碼等線路

case語句結構為:

case 表示式 is 

when 條件選擇值=>順序語句

when 條件選擇值=>順序語句

when 條件選擇值=>順序語句

end case ;

case語句使用注意:(1)分支條件的值必須在表示式的取值範圍內;(2)兩個分支條件不能重疊; (3)case語句執行時必須選中,且只能選中其中一條分支語句;

(4)如果沒有others分支條件存在,則分支條件必須覆蓋表示式所有可能的值,對std_logic,std_logic_vector 資料型別要特別注意使用others分支條件

case語句使用舉例

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