hold time為負值，意味著此級觸發器的clock可以容忍一定程度的偏差。
tskew1+tcq+tlogic+tsetup>=tskew2+thold
thold為負，則tskew2有較大的變化空間。
負的hold time意味著系統更容易滿足要求了啊 setup time和hold time形成的窗更小了 也就是訊號保持的時間可以更短了
當input transition time> output transition time時，delay為負值
所以hold time可能會出現負值，參見4-13
synopsys_timing_constraints_and_optimization.pdf
那個負值也不是真正的負值，由於計算點（是fall /rise 50% ），響應訊號轉換速率相對於輸入慢的話就會出現測量或計算上的負值了。
如果是理想時鐘，hold肯定是乙個小正值，比如0.3，也就是前後級暫存器之間delay必須大於0.3.
現在時鐘樹建完後有skew，前後暫存器的時鐘差有正，有可能為負。
現在打個比方，後乙個暫存器的時鐘比前乙個早到0.3，那麼即使兩級之間沒有delay，就是任何情況都可滿足hold檢查，即hold為0。
如果理解了這個，hold為負就不難理解了。後乙個暫存器的時鐘比前乙個早到時間 大於0.3，比如早到0.4，那麼hold就是-0.1
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